ZHCSYC2A May   2025  – September 2025 TXE8116-Q1 , TXE8124-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 SPI 总线时序要求
    8. 5.8 开关特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 端口
      2. 7.3.2 中断输出 (INT)
      3. 7.3.3 复位输入 (RESET)
      4. 7.3.4 失效防护模式
      5. 7.3.5 软件复位广播
      6. 7.3.6 突发模式
      7. 7.3.7 菊花链
      8. 7.3.8 多端口
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
    5. 7.5 编程
      1. 7.5.1 SPI 接口
      2. 7.5.2 SPI 数据格式
      3. 7.5.3 写入
      4. 7.5.4 读取
    6. 7.6 寄存器映射
      1. 7.6.1 控制寄存器：读取/写入与功能地址 (B23 - B16)
      2. 7.6.2 控制寄存器：端口选择与多端口 (B15 - B8)
      3. 7.6.3 寄存器说明
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 电源相关建议
      1. 8.2.1 上电复位要求
    3. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.5.1 SPI 接口

TXE81XX-Q1 器件采用 SPI 接口设置器件配置、运行参数和读取诊断信息。SPI 协议使用三个输入和一个输出：串行时钟 (SCLK)、低电平有效芯片选择 (CS)、串行数据输入 (SDI) 和串行数据输出 (SDO)。在时钟脉冲和数据进入器件之前，必须将 CS 驱动为低电平。当 CS 为高电平时，器件将忽略 SCLK 和 SDI 上的所有活动。

TXE81XX-Q1 器件支持 SPI 模式 0（CPOL = 0，CPHA = 0）。空闲时，时钟 (SCLK) 为低电平。数据会在 SCLK 的上升沿进行采样，并在下降沿改变。

除了具有独立芯片选择的 SPI 总线外，TXE81XX-Q1 还支持菊花链配置。该配置允许多个外设串联，一个器件的输出馈入为下一个器件的输入。菊花链的优势在于可减少 CS 线路数量，整个链路仅需一条 CS 线。在每个时钟周期内，数据通过链中的所有器件移位。