ZHCSXX8 数据表 | 德州仪器 TI.com.cn

ZHCSXX8B March 2025 – November 2025 AM62L

PRODUCTION DATA

1
1 特性
2 应用
3 说明
1. 3.1 功能方框图
4 器件比较
1. 4.1 相关产品
5 端子配置和功能
1. 5.1 引脚图
2. 5.2 引脚属性
  1. 11
  2. 12
3. 5.3 信号说明
  1. 14
  2. 5.3.1 ADC
    1. 5.3.1.1 MAIN 域
      1. 17
  3. 5.3.2 CPSW3G
    1. 5.3.2.1 MAIN 域
      1. 20
      2. 21
      3. 22
      4. 23
  4. 5.3.3 CPTS
    1. 5.3.3.1 MAIN 域
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 MAIN 域
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 MAIN 域
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 MAIN 域
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 MAIN 域
      1. 38
      2. 39
      3. 40
  9. 5.3.8 仿真和调试
    1. 5.3.8.1 MAIN 域
      1. 43
    2. 5.3.8.2 WKUP 域
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 MAIN 域
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 MAIN 域
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 MAIN 域
      1. 59
    2. 5.3.11.2 WKUP 域
      1. 61
  13. 5.3.12 GPMC
    1. 5.3.12.1 MAIN 域
      1. 64
  14. 5.3.13 I2C
    1. 5.3.13.1 MAIN 域
      1. 67
      2. 68
      3. 69
      4. 70
    2. 5.3.13.2 WKUP 域
      1. 72
  15. 5.3.14 MCAN
    1. 5.3.14.1 MAIN 域
      1. 75
      2. 76
      3. 77
  16. 5.3.15 MCASP
    1. 5.3.15.1 MAIN 域
      1. 80
      2. 81
      3. 82
  17. 5.3.16 MCSPI
    1. 5.3.16.1 MAIN 域
      1. 85
      2. 86
      3. 87
      4. 88
  18. 5.3.17 MDIO
    1. 5.3.17.1 MAIN 域
      1. 91
  19. 5.3.18 MMC
    1. 5.3.18.1 MAIN 域
      1. 94
      2. 95
      3. 96
  20. 5.3.19 OSPI
    1. 5.3.19.1 MAIN 域
      1. 99
  21. 5.3.20 电源
    1. 101
  22. 5.3.21 保留
    1. 103
  23. 5.3.22 系统和其他
    1. 5.3.22.1 启动模式配置
      1. 5.3.22.1.1 MAIN 域
        
        107
    2. 5.3.22.2 时钟
      1. 5.3.22.2.1 RTC 域
        
        110
      2. 5.3.22.2.2 WKUP 域
        
        112
    3. 5.3.22.3 系统
      1. 5.3.22.3.1 MAIN 域
        
        115
      2. 5.3.22.3.2 RTC 域
        
        117
      3. 5.3.22.3.3 WKUP 域
        
        119
  24. 5.3.23 计时器
    1. 5.3.23.1 MAIN 域
      1. 122
    2. 5.3.23.2 WKUP 域
      1. 124
  25. 5.3.24 UART
    1. 5.3.24.1 MAIN 域
      1. 127
      2. 128
      3. 129
      4. 130
      5. 131
      6. 132
      7. 133
    2. 5.3.24.2 WKUP 域
      1. 135
  26. 5.3.25 USB
    1. 5.3.25.1 MAIN 域
      1. 138
      2. 139
4. 5.4 引脚连接要求
6 规格
7 详细说明
8 应用、实施和布局
9 器件和文档支持
修订历史记录
10机械、封装和可订购信息
1. 10.1 封装信息

5.4 引脚连接要求

本节介绍了具有特定连接要求的封装焊球和未使用封装焊球的连接要求。

注：

除非另有说明，否则必须为所有电源引脚提供节 6.4建议运行条件中指定的电压。

注：

需要补充说明的是，“保持未连接状态”或“无连接”(NC) 表示这些器件焊球编号不能连接任何信号布线。

表 5-66 连接要求

ANB 焊球编号	焊球名称	连接要求
AB16	TRSTn	该焊球必须通过外部拉电阻器连接到 (VSS)，以确保如果 PCB 信号布线已连接且未由连接的器件主动驱动，该焊球仍保持有效的逻辑低电平。如果没有 PCB 信号布线连接到焊球，则可以使用内部下拉来保持有效的逻辑低电平。
Y16 AA16 E16 AB14 AC16 Y17	EMU0 EMU1 RESETz TCK TDI TMS	这些焊球每一个均必须通过单独的外部拉电阻器连接到相应的电源⁽¹⁾，以确保如果信号布线 PCB 已连接并且未由连接的器件主动驱动，则与这些焊球相关的输入保持为有效的逻辑高电平。如果没有 PCB 信号布线连接到焊球，则可以使用内部上拉来保持有效的逻辑高电平。
AB19 AB20	EXT_WAKEUP0 EXT_WAKEUP1	其中每一个焊球都必须连接至持续驱动的推挽式唤醒源；或者，当未被主动驱动，通过外部拉电阻器连接至对应的电源⁽¹⁾或 VSS，以确保这些焊球的输入能根据 RTC 唤醒功能所使用的极性，保持在适当的有效高逻辑电平或低逻辑电平状态。
L22 L23 K22 J23 K23 H22 H23 J22 H19 H20 H21 H18	GPMC0_AD0 GPMC0_AD1 GPMC0_AD2 GPMC0_AD3 GPMC0_AD4 GPMC0_AD5 GPMC0_AD6 GPMC0_AD7 GPMC0_AD8 GPMC0_AD9 GPMC0_AD10 GPMC0_AD11	选择全引脚引导模式配置时，需要将 GPMC0_AD15 和 GPMC0_AD14 拉到 VSS，每个焊球都必须通过单独的外部拉电阻连接到相应的电源⁽¹⁾或 VSS，以确保与这些焊球相关的输入相应地保持为有效的逻辑高电平或低电平，从而选择所需的器件引导模式。
G23 G22 F22 F23	GPMC0_AD12 GPMC0_AD13 GPMC0_AD14 GPMC0_AD15	这些焊球每一个均必须通过单独的外部拉电阻器连接到相应的电源⁽¹⁾或 VSS，以确保与这些焊球相关的输入相应地保持为有效的逻辑高电平或低电平，从而选择所需的器件引导模式。
N17 V20 V22 V23 V21	VDDA_ADC ADC0_AIN0 ADC0_AIN1 ADC0_AIN2 ADC0_AIN3	如果不使用整个 ADC0，则必须将这些焊球中的每一个直接连接到 VSS。
V20 V22 V23 V21	ADC0_AIN0 ADC0_AIN1 ADC0_AIN2 ADC0_AIN3	当 VDDA_ADC 连接到电源时，任何未使用的 ADC0_AIN[3:0] 焊球必须通过电阻拉至 VSS 或者直接连接到 VSS。
L8 M7 M8 N8 P8	VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR VDDS_DDR	如果不使用 DDRSS，则必须将这些焊球中的每一个直接连接到 VSS。
M2 L1 M5 L2 L5 H6 L6 K2 J1 H5 R2 N6 T4 N1 T5 T6 W6 V6 N3 N2 N5 N4 M3 P1 P2 K1 L3 F2 W2 F4 F3 F1 E1 G4 H4 H2 H3 V4 T3 T1 U1 U4 V5 U2 W1 G1 G2 V1 V2 L4 J2	DDR0_ACT_n DDR0_CAS_n DDR0_RAS_n DDR0_WE_n DDR0_A0 DDR0_A1 DDR0_A2 DDR0_A3 DDR0_A4 DDR0_A5 DDR0_A6 DDR0_A7 DDR0_A8 DDR0_A9 DDR0_A10 DDR0_A11 DDR0_A12 DDR0_A13 DDR0_BA0 DDR0_BA1 DDR0_BG0 DDR0_BG1 DDR0_CAL0 DDR0_CK0 DDR0_CK0_n DDR0_CKE0 DDR0_CS0_n DDR0_DM0 DDR0_DM1 DDR0_DQ0 DDR0_DQ1 DDR0_DQ2 DDR0_DQ3 DDR0_DQ4 DDR0_DQ5 DDR0_DQ6 DDR0_DQ7 DDR0_DQ8 DDR0_DQ9 DDR0_DQ10 DDR0_DQ11 DDR0_DQ12 DDR0_DQ13 DDR0_DQ14 DDR0_DQ15 DDR0_DQS0 DDR0_DQS0_n DDR0_DQS1 DDR0_DQS1_n DDR0_ODT0 DDR0_RESET0_n	如果不使用 DDRSS，请保持未连接状态。注意：仅当 VDDS_DDR 和 VDDS_DDR_C 连接到 VSS 时，此列表中的 DDR0 引脚才能保持未连接状态。当 VDDS_DDR 和 VDDS_DDR_C 连接到电源时，必须按照DDR 电路板设计和布局布线指南中的定义来连接 DDR0 引脚。
U16 T16	VDDA_3P3_SDIO CAP_VDDSHV_MMC	如果不使用 SDIO_LDO 来为 VDDSHV3 供电，则必须将这些焊球中的每一个直接连接到 VSS。
U11 T12 U12	VDDA_CORE_USB VDDA_1P8_USB VDDA_3P3_USB	USB0 与 USB1 共享这些电源轨，因此在使用 USB0 或 USB1 时，这些焊球每一个均必须连接到有效的电源。如果不使用 USB0 和 USB1，则这些焊球每一个均必须直接连接到 VSS。
AC4 AB4 AB3 AC3 AC5 AB5 AC6 AB6	USB0_DM USB0_DP USB0_RCALIB USB0_VBUS USB1_DM USB1_DP USB1_RCALIB USB1_VBUS	如果不使用 USB0 或 USB1，请将相应的 DM、DP 和 VBUS 焊球保持未连接状态。注意：仅当 VDDA_CORE_USB、VDDA_1P8_USB 和 VDDA_3P3_USB 连接到 VSS 时，USB0_RCALIB 和 USB1_RCALIB 引脚才能保持未连接状态。当 VDDA_CORE_USB、VDDA_1P8_USB 和 VDDA_3P3_USB 连接到电源时，USB0_RCALIB 和 USB1_RCALIB 引脚必须通过单独的适当外部电阻器连接到 VSS。
G13 H12 G14	VDDA_CORE_DSI VDDA_CORE_DSI_CLK VDDA_1P8_DSI	如果不使用 DSITX0 并且需要器件边界扫描功能，这些焊球均必须连接至有效电源。如果不使用 DSITX0，并且不需要器件边界扫描功能，这些焊球均可以直接连接到 VSS。
A15 A14 B19 B18 D17	DSI0_TXCLKN DSI0_TXCLKP DSI0_TXN0 DSI0_TXP0 DSI0_TXRCALIB	如果不使用 DSITX0，则保持未连接状态。
A18 A17	DSI0_TXN1 DSI0_TXP1	如果 DSITX0 未使用或仅在单通道模式下运行，请保持未连接状态。
A20 A21	DSI0_TXN2 DSI0_TXP2	如果 DSITX0 未使用或仅在单通道或双通道模式下运行，请保持未连接状态。
B22 B21	DSI0_TXN3 DSI0_TXP3	如果 DSITX0 未使用或仅在单通道、双通道或三通道模式下运行，请保持未连接状态。

(1) 要确定与任何 IO 关联的电源，请参阅引脚属性 表中的“电源”一列。

注：

内部拉电阻器很弱，在某些工作条件下可能无法提供足够的电流来保持有效的逻辑电平。当连接到具有相反逻辑电平泄漏的元件时，或者当外部噪声源与连接到仅由内部电阻器拉至有效逻辑电平的焊球的信号布线耦合时，可能会出现这种情况。因此，建议使用外部拉电阻器来在具有外部连接的焊球上保持有效的逻辑电平。

很多处理器 I/O 默认处于关闭状态，并且可能需要外部拉电阻器才能将任何所连接器件的输入保持在有效逻辑状态，直到软件初始化相应的 I/O。引脚属性 表的“复位 RX/TX/PULL 期间的焊球状态”和“复位 RX/TX/PULL 后的焊球状态”列中定义了可配置器件 IO 的状态。任何输入缓冲器（RX）关闭的 IO 都可以浮动，而不会损坏器件。但是，任何已打开输入缓冲器 (RX) 的 IO 不得浮动到 V_ILSS 和 V_IHSS 之间的任何电位。输入缓冲器可以进入高电流状态，如果允许在这些电平之间浮动，则可能会损坏 IO 单元。