ZHCSXW1 February   2025 ADC3683-EP , ADC3683-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性 - ADC3683
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 模拟输入带宽
        2. 7.3.1.2 模拟前端设计
          1. 7.3.1.2.1 采样干扰滤波器设计
          2. 7.3.1.2.2 模拟输入终端和直流偏置
            1. 7.3.1.2.2.1 交流耦合
            2. 7.3.1.2.2.2 直流耦合
        3. 7.3.1.3 自动置零特性
      2. 7.3.2 时钟输入
        1. 7.3.2.1 单端与差分时钟输入
        2. 7.3.2.2 信号采集时间调整
      3. 7.3.3 电压基准
        1. 7.3.3.1 内部电压基准
        2. 7.3.3.2 外部电压基准 (VREF)
        3. 7.3.3.3 外部电压基准，带内部缓冲器 (REFBUF/CTRL)
      4. 7.3.4 数字下变频器
        1. 7.3.4.1 DDC 多路复用器
        2. 7.3.4.2 数字滤波器用途
        3. 7.3.4.3 FS/4 与实时输出混合
        4. 7.3.4.4 数控振荡器 (NCO) 和数字混频器
        5. 7.3.4.5 抽取滤波器
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 带抽取因子的输出格式
      5. 7.3.5 数字数据路径和接口
        1. 7.3.5.1 数据路径概述
        2. 7.3.5.2 输出扰频器
        3. 7.3.5.3 输出位映射器
          1. 7.3.5.3.1 2 线模式
          2. 7.3.5.3.2 1 线模式
          3. 7.3.5.3.3 ½ 线模式
        4. 7.3.5.4 器件配置步骤
          1. 7.3.5.4.1 配置示例
        5. 7.3.5.5 输出数据格式
      6. 7.3.6 测试图形
    4. 7.4 器件功能模式
      1. 7.4.1 正常运行
      2. 7.4.2 断电选项
      3. 7.4.3 数字通道平均
    5. 7.5 编程
      1. 7.5.1 仅使用 PIN 引脚的配置
      2. 7.5.2 使用 SPI 接口的配置
        1. 7.5.2.1 寄存器写入
        2. 7.5.2.2 寄存器读取
  9. 8 应用信息免责声明
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 输入信号路径
        2. 8.2.2.2 采样时钟
        3. 8.2.2.3 电压基准
      3. 8.2.3 应用曲线
    3. 8.3 初始化设置
      1. 8.3.1 运行期间寄存器初始化
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 寄存器映射
    1. 9.1 寄存器详细说明
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 机械数据

5.8 时序要求

除非另有说明，否则典型值在 Tᴀ = 25°C 下测得，MIN 和 MAX 时间值在完整温度范围 TMIN = –55°C 到 TMAX = 105°C 内表征，且未经生产测试，ADC 采样率 = 65 MSPS，50% 时钟占空比，AVDD = IOVDD = 1.8 V，1.6 V 外部参考，以及 –1-dBFS 差分输入
参数 测试条件 最小值 标称值 最大值 单位
ADC 时序规格
tAD 孔径延迟 0.85 ns
tA 孔径抖动 具有快速边缘的方波时钟 180 fs
tJ DCLKIN 上的抖动 ±50 ps
tACQ 信号采集周期，以采样时钟下降沿为基准 FS = 10Msps -TS/2 采样时钟周期
FS = 25Msps -TS/2
FS = 65Msps -TS/4
tCONV 信号转换周期，以采样时钟下降沿为基准 FS = 10Msps +TS × 1/5 采样时钟周期
FS = 25Msps +TS × 3/8
FS = 65Msps +TS × 5/8
唤醒时间 断电后的数据有效时间。内部基准。 已启用带隙基准，单端时钟 17.6 us
已启用带隙基准，差分时钟 12.9
已禁用带隙基准，单端时钟 2.2 ms
已禁用带隙基准，差分时钟 2.2
断电后的数据有效时间。
外部 1.6V 基准。		 已启用带隙基准，单端时钟 15.9 us
已启用带隙基准，差分时钟 12.9
已禁用带隙基准，单端时钟 1.7 ms
已禁用带隙基准，差分时钟 1.7
tS，SYNC SYNC 输入信号的设置时间 以采样时钟上升沿为基准 500 ps
tH，SYNC SYNC 输入信号的保持时间 600
ADC 延迟 信号输入到数据输出 SLVDS 2 线 2 ADC 时钟周期
SLVDS 1 线 1
ADC 延迟 信号输入到数据输出 SLVDS 2 线 2 ADC 时钟周期
SLVDS 1 线 1
SLVDS 1/2 线 1
添加延迟 2 倍实时抽取率 21   输出时钟周期
2 倍复杂抽取率   22  
4 倍、8 倍、16 倍、32 倍实时或复杂抽取率   23  
接口时序：串行 LVDS 接口
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 采样时钟下降沿到 DCLKIN 上升沿的延迟小于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 + TDCLK + tCDCLK 3 + TDCLK + tCDCLK 4 + TDCLK + tCDCLK ns
采样时钟下降沿到 DCLKIN 上升沿的延迟大于或等于 2.5ns。
TDCLK = DCLK 周期
tCDCLK = 采样时钟下降沿到 DCLKIN 下降沿		 2 + tCDCLK 3 + tCDCLK 4 + tCDCLK ns
tCD DCLK 上升沿到输出数据延迟，
2 线 SLVDS		 Fout = 10 MSPS，DA/B0,1 = 90 MBPS 0 0.1 ns
Fout = 25 MSPS，DA/B0,1 = 225 MBPS 0 0.1
Fout = 65 MSPS，DA/B0,1 = 585 MBPS 0 0.1
DCLK 上升沿到输出数据延迟，
1 线 SLVDS		 Fout = 10 MSPS，DA/B0 = 180 MBPS 0.1 0.2
Fout = 25 MSPS，DA/B0 = 450 MBPS 0 0.1
Fout = 55 MSPS，DA/B0 = 990 MBPS -0.4 0.1
DCLK 上升沿到输出数据延迟，
1/2 线 SLVDS		 Fout = 5 MSPS，DA0 = 180 MBPS 0 0.1
Fout = 10 MSPS，DA0 = 360 MBPS 0 0.1
Fout = 25 MSPS，DA0 = 720 MBPS 0 0.1
tDV 数据有效，2 线 SLVDS Fout = 10 MSPS，DA/B0,1 = 90 MBPS 10.5 10.7 ns
Fout = 25 MSPS，DA/B0,1 = 225 MBPS 4.0 4.1
Fout = 65 MSPS，DA/B0,1 = 585 MBPS 1.3 1.4
数据有效，1 线 SLVDS Fout = 10 MSPS，DA/B0 = 180 MBPS 4.7 4.8
Fout = 25 MSPS，DA/B0 = 450 MBPS 1.8 1.9
Fout = 55 MSPS，DA/B0 = 990 MBPS 0.5 0.6
数据有效，1/2 线 SLVDS Fout = 5 MSPS，DA0 = 180 MBPS 4.7 4.8
Fout = 10 MSPS，DA0 = 360 MBPS 2.4 2.5
Fout = 25 MSPS，DA0 = 900 MBPS 0.6 0.7
串行编程接口（SCLK、SEN、SDIO）- 输入
fCLK(SCLK) 串行时钟频率 20 MHz
tSU(SEN) SEN 到 SCLK 的上升沿 10 ns
tH(SEN) 通过 SCLK 上升沿进行 SEN 9 ns
tSU(SDIO) SDIO 到 SCLK 的上升沿 17 ns
tH(SDIO) 通过 SCLK 上升沿进行 SDIO 9 ns
串行编程接口 (SDIO) - 输出
t(OZD) SDIO 三态到被驱动 3.9 10.8 ns
t(ODZ) SDIO 数据到三态 3.4 14 ns
t(OD) 从 SCLK 的下降沿到 SDIO 有效 3.9 10.8 ns