LMK3H0102 各方面的设计都很简单，并且提供了软件支持来协助进行频率规划和器件编程。该设计过程简单概述了这一过程。
- 频率规划
- 设计 LMK3H0102 配置的第一步是确定生成所需输出频率所需的 FOD 频率。该过程如下：
- 如果输出频率大于 200MHz，则两个频率必须相同，并且不能使用 SSC。如果频率不同，或者需要 SSC，则该器件无法支持此频率计划。
- 如果两个频率相同且大于 200MHz，则必须启用边缘组合器，FOD 分频器值必须匹配，并且 REF_CLK（如果使用）可以来自任一 FOD。
- 如果两个输出频率相同，并且具有相同的 SSC 设置（即均使用 SSC 或均不使用 SSC），则仅需要 1 个 FOD。
- 如果两个输出频率不同，但具有相同的 SSC 设置，则输出可以共享一个 FOD 以节省电流。如果两个频率都可以通过将单个有效 FOD 频率除以通道分频器选项来生成，则可以禁用第二个 FOD。否则，必须使用两个 FOD。如果两个输出都需要 SSC，则 LMK3H0102 器件无法支持该频率计划。
- 如果一个输出需要 SSC，而另一个输出不需要 SSC，则 SSC 输出必须使用 FOD0，非 SSC 输出必须使用 FOD1。
- 如果使用 SSC，请确定应用是否需要预配置的向下展频调制、自定义向下展频调制或中心展频调制。如果需要自定义配置，请按照展频时钟 中概述的步骤进行操作。
- 设置数字时钟分频器，使数字时钟频率尽可能接近 50MHz。
- 确定 REF_CTRL 引脚功能。如果将其用作附加 LVCMOS 基准时钟，请验证是否可以根据 FOD0 和 FOD1 频率生成所需频率，因为 REF_CLK 输出的分频器范围仅为 /2、/4 或 /8。
- 请记住，如果在 FOD0 上使用 SSC，并且 REF_CLK 源是 FOD0，则该输出现在也具有 SSC。
- 设置输出格式
- 所需的输出格式基于系统中所需的时钟格式。对于 PCIe 应用，这通常是 100MHz LP-HCSL 时钟。必须选择内部端接电阻值，使其阻抗与接收器的输入阻抗相匹配。请注意，交流 LVDS 和直流 LVDS 的端接方案不同 - 交流 LVDS 接收器需要 LMK3H0102 提供交流 LVDS 输出。
- 对于差分输出，压摆率是可选的，从最慢范围（1.4V/ns 至 2.7V/ns）到最快范围（2.3V/ns 至 3.5V/ns）。
- 对于任一端接方案的 LP-HCSL 输出，振幅可在 625mV 和 950mV 之间选择。
- 对于 LVCMOS 输出，P 相和 N 相可以同相、反相或单独启用或禁用。这允许在 OUT0、OUT1 和 REF_CTRL 引脚之间生成最多 5 个 LVCMOS 时钟。
- 对于 LVCMOS 输出，如果 VDD 为 1.8V 或 2.5V，则 VDDO_x 电压必须与 VDD 电压相匹配。
- 输出启用行为
- 输出启用引脚默认为低电平有效，并通过一个内部下拉电阻器连接至 GND。如果不需要此功能，则可以将 OE_PIN_POLARITY 设置为“0”，以将 OE 引脚的行为更改为高电平有效。如果执行了该操作，则内部下拉电阻器会被禁用，并使用一个连接至 VDD 的内部上拉电阻器。
- 确定两个输出均被禁用是否意味着器件进入低功耗模式。虽然这能够节省电流，但对于时钟必须快速重新开启的任何应用（例如 PCIe 时钟），不建议使用低功耗模式。
对于 PCIe 示例，需要进行以下设置：
- 一个 FOD 可用于生成两个 LP-HCSL 输出。因此，FOD0 可设置为具有 200MHz 的输出频率，通道分频器 0 设置为 2 分频。或者，FOD0 可以通过四分频器设置为 400MHz。两种配置均有效。两个输出驱动器都选择通道分频器 0，并且都设置为 LP-HCSL。
- DIG_CLK_N_DIV 必须设置为 2 才能正确设置状态机时钟。状态机时钟必须尽可能接近 50MHz 而不超过该频率。方程式 9 展示了数字状态机频率、CH0_FOD_SEL 多路复用器选择的频率以及 DIG_CLK_N_DIV 字段之间的关系。仅当器件处于低功耗状态时，才写入 DIG_CLK_N_DIV 字段。
- FOD0 可用于生成 25MHz LVCMOS 时钟，200MHz / 8 = 25MHz。REF_CLK 分频器选项为 2、4 或 8 分频。因此，REF_CLK_DIV 必须设置为 3 才能实现 8 分频。
方程式 9.
其中，FDIG 是数字状态机时钟频率，而 FCH0_FOD_SEL 是 CH0_FOD_SEL 多路复用器选择的频率