ZHCST73A May   2025  – September 2025 ADS9326 , ADS9327

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  热性能信息
    4. 6.4  建议运行条件
    5. 6.5  电气特性 
    6. 6.6  电气特性：AVDD = 5V
    7. 6.7  电气特性：AVDD = 3.3V
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 时序图
    11. 6.11 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
      2. 7.3.2 参考
        1. 7.3.2.1 内部基准
          1. 7.3.2.1.1 具有 5V AVDD 的可选内部基准
        2. 7.3.2.2 外部基准
        3. 7.3.2.3 采用外部基准缓冲器的外部基准
      3. 7.3.3 ADC 传递函数
      4. 7.3.4 数据接口
      5. 7.3.5 可编程数据平均滤波器
        1. 7.3.5.1 简单平均
          1. 7.3.5.1.1 使用非连续 CONVST 的简单平均
        2. 7.3.5.2 移动平均值
      6. 7.3.6 输出数据接口上的 CRC
      7. 7.3.7 ADC 输出数据随机数发生器
      8. 7.3.8 数据帧宽度
      9. 7.3.9 菊花链模式
        1. 7.3.9.1 菊花时钟模式
    4. 7.4 器件功能模式
      1. 7.4.1 复位
      2. 7.4.2 正常运行
      3. 7.4.3 低延时模式
      4. 7.4.4 CS-CONVST 短接模式
      5. 7.4.5 寄存器读取模式
      6. 7.4.6 初始化序列
    5. 7.5 编程
      1. 7.5.1 寄存器操作的 SPI 帧长度
      2. 7.5.2 寄存器映射锁定
      3. 7.5.3 寄存器写入
      4. 7.5.4 寄存器读取
  9. 8 寄存器映射：ADS9327
    1. 8.1 寄存器组 0
    2. 8.2 寄存器组 1
    3. 8.3 寄存器组 2
  10. 9 寄存器映射：ADS9326
    1. 9.1 寄存器组 0
    2. 9.2 寄存器组 1
    3. 9.3 寄存器组 2
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 模拟 1VPP 正弦-余弦编码器接口
      2. 10.2.2 设计要求
      3. 10.2.3 详细设计过程
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
    1. 13.1 机械数据

6.8 时序要求

在 AVDD = 3V 至 5.25V，VDD_1V8 = 1.75V 至 1.85V，IOVDD = 1.75V 至 3.3V，内部基准以及最大吞吐量条件下测得（除非另有说明）；CL = 10pF；TA = –40°C 至 +125°C 时的最小值和最大值；TA = 25°C 时的典型值
最小值 最大值 单位
转换周期
fCYCLE 采样频率 ADS9327 5 MHz
ADS9326 3
tCYCLE ADC 周期时长 1/fCYCLE s
fCLK 最大 SCLK 频率 80 MHz
tCLK 最小 SCLK 时间周期 12.5 ns
tACQ 采集时间 ADS9327 70 ns
ADS9326 133.33
tPH_CV CONVST 高电平时间 10 ns
tPL_CV CONVST 低电平时间 10 ns
SPI 接口时序
thi_CSZ 脉冲持续时间：CS 高电平 5 ns
tPH_CK SCLK 高电平时间 0.40 0.60 tCLK
tPL_CK SCLK 低电平时间 0.40 0.60 tCLK
td_CSCK 建立时间：CS 下降至第一个 SCLK 上升沿 17 ns
tsu_CKDI 建立时间：SDI 数据对相应的 SCLK 上升沿有效 3 ns
tht_CKDI 保持时间：SCLK 上升沿到 SDI 上的相应数据有效 1 ns
tht_CVCS 保持时间：CONVST 下降沿至 CS 下降沿 5 ns
tht_CKCS 保持时间：最后一个 SCLK 下降沿到 CS 上升沿 10 ns