ZHCSPU2H December   2022  – October 2024 UCC21551-Q1

PRODMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级（汽车类）
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  功率等级
    6. 5.6  绝缘规格
    7. 5.7  安全限值
    8. 5.8  电气特性
    9. 5.9  开关特性
    10. 5.10 绝缘特性曲线
    11. 5.11 典型特性
  7. 6 参数测量信息
    1. 6.1 传播延迟和脉宽失真度
    2. 6.2 上升至下降时间
    3. 6.3 输入和使能响应时间
    4. 6.4 可编程死区时间
    5. 6.5 上电 UVLO 到输出延迟
    6. 6.6 CMTI 测试
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 VDD、VCCI 和欠压锁定 (UVLO)
      2. 7.3.2 输入和输出逻辑表
      3. 7.3.3 输入级
      4. 7.3.4 输出级
      5. 7.3.5 UCC21551x-Q1 中的二极管结构
    4. 7.4 器件功能模式
      1. 7.4.1 使能引脚
      2. 7.4.2 可编程死区时间 (DT) 引脚
        1. 7.4.2.1 将 DT 引脚连接到 VCC
        2. 7.4.2.2 DT 引脚连接至 DT 和 GND 引脚之间的编程电阻器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 设计 INA/INB 输入滤波器
        2. 8.2.2.2 选择外部自举二极管及其串联电阻
        3. 8.2.2.3 栅极驱动器输出电阻器
        4. 8.2.2.4 栅极至源极电阻器选择
        5. 8.2.2.5 估算栅极驱动器功率损耗
        6. 8.2.2.6 估算结温
        7. 8.2.2.7 选择 VCCI、VDDA/B 电容器
          1. 8.2.2.7.1 选择 VCCI 电容器
          2. 8.2.2.7.2 选择 VDDA（自举）电容器
          3. 8.2.2.7.3 选择 VDDB 电容器
        8. 8.2.2.8 死区时间设置指南
        9. 8.2.2.9 具有输出级负偏置的应用电路
      3. 8.2.3 应用曲线
  10. 9 电源相关建议
  11. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  12. 11器件和文档支持
    1. 11.1 器件支持
      1. 11.1.1 第三方产品免责声明
    2. 11.2 文档支持
      1. 11.2.1 相关文档
    3. 11.3 认证
    4. 11.4 接收文档更新通知
    5. 11.5 支持资源
    6. 11.6 商标
    7. 11.7 静电放电警告
    8. 11.8 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息
    1. 13.1 卷带包装信息

4 引脚配置和功能

UCC21551-Q1 DW 封装16 引脚 SOIC顶视图图 4-1 DW 封装16 引脚 SOIC顶视图
UCC21551-Q1 DWK 封装14 引脚 SOIC顶视图图 4-2 DWK 封装14 引脚 SOIC顶视图
UCC21551-Q1 DFJ 封装28 引脚 SOIC顶视图图 4-3 DFJ 封装28 引脚 SOIC顶视图
表 4-1 引脚功能
引脚 类型(1) 说明
名称 编号
DWK/DW DFJ
EN 5 9 I 设置为高电平时会同时启用两个驱动器输出，而设置为低电平时则会禁用两个输出。如果不使用该引脚，则建议将其连接至 VCCI，以实现更好的抗噪性能。如果保持悬空，则该引脚在内部被拉低。建议在 EN 引脚上使用 RC 滤波器以过滤高频噪声，R = 0Ω 至 100Ω，C = 100pF 至 1000pF。
DT 6 12 I DT 引脚配置：
  • DT 引脚悬空或对 VCCI 短路会禁用死区时间互锁功能（允许输出重叠）
  • 在 DT 和 GND 之间放置 1.7kΩ 至 100kΩ 电阻器 (RDT)，以设置驱动器输出之间的最短死区时间
  • 放置 0Ω 至 150Ω 电阻器，或将 DT 引脚短接至 GND 以使两个输出互锁
  • TI 不建议使用 >1nF 的陶瓷电容器绕过该引脚
GND 4 4、8、15 G 初级侧地基准。初级侧的所有信号都以该地为基准。
INA 1 5 I A 通道的输入信号。INA 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至低电平。建议在 INA 上使用 RC 滤波器以过滤高频噪声，R = 10Ω 至 100Ω，C = 10pF 至 100pF。
INB 2 6 I B 通道的输入信号。INB 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至低电平。建议在 INB 上使用 RC 滤波器以过滤高频噪声，R = 10Ω 至 100Ω，C = 10pF 至 100pF。
NC 7 1-3、10、11、13、14、16-18 – 无内部连接。
NC 12 - – 无内部连接。
NC 13 - – 无内部连接。
OUTA 15 26 O 驱动器 A 的输出。通过栅极电阻器连接到 A 通道晶体管的栅极。
OUTB 10 21 O 驱动器 B 的输出。通过栅极电阻器连接到 B 通道晶体管的栅极。
VCCI 3 7 P 初级侧电源电压。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 GND）。
VCCI 8 - P 初级侧电源电压。此引脚在内部短接至引脚 3。
VDDA 16 27 P 驱动器 A 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 VSSA）。
VDDB 11 22 P 驱动器 B 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 VSSB）。
VSSA 14 24.28 G 次级侧 A 通道的接地基准。
VSSB 9 19.23 G 次级侧 B 通道的接地基准。
(1) P = 电源，G = 地，I = 输入，O = 输出