ADC 提供 14 个与 LVDS 兼容的偏移二进制数据输出（D13 至 D0；D13 是 MSB、D0 是 LSB）、数据就绪信号 (DRY) 和一个超范围指示器 (OVR)。TI 建议使用 DRY 信号来采集 ADS5474 的输出数据。DRY 与数据/OVR 输出源同步，并以相同的频率运行，从而创建半速率 DDR 接口，用于更新 DRY 上升沿和下降沿上的数据。TI 建议尽可能地减少数字输出的容性负载。较高的电容会缩短数据有效时序窗口。通过在每条 LVDS 线路上测得的 10pF 接地寄生电路板电容（或 5pF 差分寄生电容）可获得给定的时序值（请参阅图 5-2）。在接收器件上设置 DRY 和数据之间的时间关系时，TI 建议尽可能地延长设置时间，但此时间在一定程度上取决于接收数字数据的器件（例如 FPGA 或现场可编程现场阵列）的建立时间和保持时间。由于 DRY 和数据是重合的，因此 TI 建议延迟 DRY 或数据，以更大限度地延长设置时间。

参考图 5-2，DRY 相对于样本 N 数据输出转换的极性不确定，这是因为生成 DRY 信号的时钟分频器的未知启动逻辑电平（DRY 是 CLK 的两分频频率）。DRY 的上升沿或下降沿与样本 N 重合，当下电上电或处于断电引脚周期时，DRY 的极性可能反转。建议从转换中采集数据，而不是从 DRY 的极性进行采集，但这不是必需的。如果需要同步多个 ADS5474 器件，则可能需要使用 CLKIN 信号的某种形式而不是 DRY，以便采集数据。

DRY 频率在 ADS5474 和 ADS5463 上相同（其中 DRY 等于 ½ CLK 频率），但与在类似的 ADS5444 引脚上时不同（其中 DRY 等于 CLK 频率）。LVDS 输出都需要在每个输出对之间使用外部 100Ω 负载，以满足预期的 LVDS 电压电平。对于较长的布线长度，可能需要在每个数字输出上尽可能靠近 ADS5474 放置一个 100Ω 负载，并在 LVDS 传输线路末端放置另一个 100Ω 差分负载，以提供匹配的阻抗并避免信号反射。在这种情况下，有效负载将 LVDS 电压电平降低了一半。

当 14 位输出字尝试超过全 0 或全 1 时，OVR 输出等于逻辑高电平。该标志用作模拟输入信号超过约 2.2V_PP（± 增益误差）的满量程输入限值的指示器。OVR 指示灯适用于使用增益控制将模拟输入信号保持在可接受限制之内的系统。