ZHCSBJ5B September 2013 – November 2025 ADS5474-SP
PRODUCTION DATA
6.1.2 时钟输入
使用差分时钟信号或单端时钟输入来驱动 ADS5474 时钟输入。ADS5474 的特性通常是在 3VPP 差分时钟下执行的，但 ADC 在差分时钟振幅低至 ≅0.5VPP 时表现良好。随着模拟输入频率的增加，时钟振幅成为影响性能的一个重要因素。在抖动可能不是大问题的低输入频率应用中，使用单端时钟可以节省成本和布板空间，而不会在性能上造成太大的折衷。使用此配置计时的情况下，TI 建议使用 0.01μF 电容器将 CLK 接地，而 CLK 通过 0.01μF 电容器交流耦合到时钟源，如图 6-6 所示。
图 6-5 时钟输入电路
图 6-6 单端时钟对于对抖动敏感的应用，使用差分时钟在系统层面具有一些优势。差分时钟可以在印刷电路板 (PCB) 级别实现共模噪声抑制。使用差分时钟时，由于板级时钟抖动更好，因此 ADC 的信噪比更适合抖动敏感的高频应用。
对于高模拟输入频率或慢时钟频率，建议使用更大的时钟振幅电平。对于正弦时钟，振幅越大，时钟压摆率越高，时钟噪声对抖动的影响就越小。在高模拟输入频率下，采样过程对抖动很敏感。在较慢的时钟频率下，小振幅正弦时钟具有较低的压摆率，并会导致与抖动相关的 SNR 下降。图 6-7 演示了将单端时钟源转换为差分时钟的推荐方法。该方法与评估板上的配置类似，用于大部分特性描述。有关更多详细信息，请参阅时钟高速数据转换器 模拟设计期刊。
图 6-7 差分时钟使用内部 1kΩ 电阻器在内部将时钟输入的共模电压设置为 2.4V。TI 建议使用交流耦合。如果无法进行交流耦合，ADS5474 对时钟共模变化具有很好的容差。此外，内部 ADC 内核在转换过程中使用时钟的两个边沿。50% 占空比时钟信号是一个很好的选择。
ADS5474 能够在模拟输入频率的 350MHz 下实现 69.2dBFS SNR。要在 350MHz 下实现 SNR，请验证时钟源 RMS 抖动是否至少为 144fs，以便总 RMS 抖动为 177fs。表 6-1 中提供了作为模拟输入频率函数的最大建议 RMS 时钟抖动汇总。用于创建表格的方程式 1 和方程式 2 如下所示。
| 输入频率 (MHz) | 测得的 SNR (dBc) | 总抖动 (fsec RMS) | 最大时钟抖动 (fsec RMS) |
|---|---|---|---|
| 30 | 69.3 | 1818 | 1816 |
| 70 | 69.1 | 798 | 791 |
| 130 | 69.1 | 429 | 417 |
| 230 | 68.8 | 251 | 229 |
| 350 | 68.2 | 177 | 144 |
| 450 | 67.4 | 151 | 110 |
| 750 | 65.6 | 111 | 42 |
| 1000 | 63.7 | 104 | 14 |
其中
- jTOTAL = 时钟和 ADC 孔径抖动的 RMS 总和
- ƒIN = 模拟输入频率
- jADC = ADC 内部孔径抖动，位于数据表中
- jCLOCK = ADC 时钟输入引脚上时钟的 RMS 抖动
SNR 是模拟输入频率（而非时钟频率）的强大函数。时钟源边沿的斜率也会对 SNR 产生轻微影响，这些估算中未考虑在内。因此，建议在 ADC 时钟输入处尽可能提高时钟源幅度，但并非必需（与抖动相关的 SNR 需要更高的斜率）。有关为高速 ADC 提供时钟的更多信息，请参阅为高速、高 IF ADC 器件实现 CDC7005 低抖动时钟解决方案 应用手册。推荐的时钟分配芯片 (CDC) 为 TI CDC7005、CDCM7005-SP 和 CDCE72010。
根据抖动要求，有时需要在 CDC 和 ADC 之间使用带通滤波器 (BPF)。如果 BPF 的插入损耗导致 ADC 的时钟振幅太低，或者时钟源振幅太低，不能开始，请在 CDC 和 BPF 之间放置一个成本不高的放大器。
图 6-8 表示的场景为：使用 TI CDCM7005-SP 中的 LVCMOS 单端时钟输出，其中时钟信号路径针对最大幅度和最小抖动进行了优化。这种类型的调节很适合在输入频率大于 150MHz 的情况下使用。此设置的抖动很难估算，需要对时钟路径进行仔细的相位噪声分析。当 CDC 提供的抖动仍然不足时，BPF（可能是一个低成本放大器，因为 BPF 中存在插入损耗）可以改善 CDC 和 ADC 之间的抖动。CDCM7005-SP 输出端的总抖动在很大程度上取决于所选 VCXO 和 CDCM7005-SP 的相位噪声，并且通常具有 50fs 至 100fs 的 RMS 抖动。如果用户确定带有 VCXO 的 CDCM7005-SP 的抖动足以满足需求，无需进一步调节，则可以使用差分 LVPECL 输出直接从 CDCM7005-SP 为 ADS5474 提供时钟，如图 6-9 所示（有关确切的原理图，请参阅 CDCM7005-SP 3.3V 高性能时钟同步器和抖动消除器 数据表）。在抖动并不那么重要的输入频率低于 150MHz 的条件下，这种情况是不错的选择。TI 建议在确定正确的方法之前仔细分析所需抖动。
