ZHCACP5A september   2021  – may 2023 AFE7900 , AFE7920 , AFE7950

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
    1. 1.1 重点产品
    2. 1.2 器件环回模式
      1. 1.2.1 ADC 至 DAC JESD 环回
      2. 1.2.2 ADC 至 DAC 低延迟环回
  5. 2测试和结果
    1. 2.1 测试方法
      1. 2.1.1 硬件设置
        1. 2.1.1.1 ADC 至 DAC JESD 环回
        2. 2.1.1.2 ADC 至 DAC 低延迟环回
      2. 2.1.2 GUI 设置
        1. 2.1.2.1 ADC 至 DAC JESD 环回
        2. 2.1.2.2 ADC 至 DAC 低延迟环回
      3. 2.1.3 测试条件
      4. 2.1.4 测试结果
        1. 2.1.4.1 ADC 至 DAC JESD 环回
          1. 2.1.4.1.1 JESD 122.88MSPS
          2. 2.1.4.1.2 JESD 184.32MSPS
          3. 2.1.4.1.3 JESD 245.76MSPS
          4. 2.1.4.1.4 JESD 368.64MSPS
          5. 2.1.4.1.5 JESD 491.52MSPS
        2. 2.1.4.2 ADC 至 DAC 低延迟环回
  6. 3结论
  7. 4参考文献
  8. 5修订历史记录

2.1.4.2 ADC 至 DAC 低延迟环回

在此模式下，该器件在没有 DDC 和 JESD 接口的情况下进行了环回测试，实现了高模拟信号带宽（约 1GHz）。幅度响应不会反映通带中的任何衰减，该衰减更多是取决于外部匹配网络环路响应。群延迟测量值约为 49.48ns，展示了延迟最低的反馈信号链。

GUID-20210805-CA0I-LBRQ-MHL3-VFX2XBLXRPTN-low.png图 2-14 幅度响应 ADC 至 DAC 低延迟环回
GUID-20210805-CA0I-GSMG-HDJK-K6BR4RWHFKXT-low.png图 2-15 群延迟 ADC 至 DAC 低延迟环回

有一个名为 lowLatencyModeProgDelay(afeInst, chNo, progDelay) 函数可用于改变此模式下的延迟值。此处，对于 FBAB，chNo 设置为 0，而对于 FBCD，则设置为 1。progDelay 的值可以在 0 到 23 之间变化，其中 0 对应于最小延迟。随着 progDelay 的值从 0 增加到 23，环路延迟会增加。