ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录：SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

2.13 CK0 和 ADDR_CTRL 布线规格

CK0 和 ADDR_CTRL 网类别中的偏差会直接降低 ADDR_CTRL 网的建立和保持裕量。因此，必须控制该偏差。PCB 布线的延迟与其长度成正比。因此，必须通过在一组定义的信号中匹配布线的长度来管理延迟偏差。在 PCB 上实际匹配偏差的唯一方法是将较短的布线延长至网类别中最长的网及其相关时钟的长度。在分析过程中，应考虑具有准确堆叠信息的 Z 轴延迟（穿孔）。

DDR PHY 包含一项每位校正功能，此功能默认处于启用状态。此功能允许信号路由的延迟匹配容差更宽松，如表 2-6 中所述。如果禁用此功能，则偏差必须严格匹配。测量每个信号从 SoC 芯片到 DRAM 器件引脚的传播延迟。设计人员可以使用比表中所示值更小的容差自由进行长度匹配。在初始 PCB 设计阶段，请参阅附录：SOC 封装延迟附录：SOC 封装延迟。执行仿真并生成延迟报告，以确认偏差处于指定容差范围内。

表 2-6 列出了构成从处理器到 SDRAM 的布线的各个段的限制。这些段的长度与先前的图 2-6、图 2-7 和图 2-8 中显示的 CK0 和 ADDR_CTRL 拓扑图一致。通过控制某个布线组中所有信号的相同段的布线长度，可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。

PCB 布局工具的延迟报告使用基于恒定传播速度因子的简化计算方法。为了使设计在仿真之前接近成功，TI 建议 PCB 布局工具中的初始偏斜匹配低于表 2-6 中限制的 20%。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 3中定义的仿真结果进行比较。仿真必须注意功率，并考虑整个系统 IO 缓冲器、SOC 封装、PCB 布线、存储器封装、片上去耦电路和裸片数量。

表 2-6 CK0 和 ADDR_CTRL 布线规格
编号参数最小值典型值最大值单位
LP4_ACRS1网类别 CK0 的传播延迟
(RSAC1 + RSAC2)		250 (1)ps
LP4_ACRS2网类别 ADDR_CTRL 的传播延迟
（RSAC3 + RSAC4，RSAC5）		250 (1)ps
LP4_ACRS3网类别 CK0 内的偏差（DDR0_CK0 和 DDR0_CK0_n 的偏差）
(RSAC1 + RSAC2)		0.75 (6)(3)ps
LP4_ACRS5每个 T 分支信号对之间的偏差
RSAC2 或 RSAC4 偏差 (4)		-0.100.1ps
LP4_ACRS6ADDR_CTRL 和 CK0 时钟网类别之间的偏差，相对于 CK0 网类别的传播延迟
(RSAC1 + RSAC2) - (RSAC3 + RSAC4)，(RSAC1 + RSAC2 - RSAC5)(5)		-75 (3)(8)75 (3)(8)ps
LP4_ACRS7每条布线上的过孔数4 (1)过孔
LP4_ACRS8过孔残桩长度20 (14)Mils
LP4_ACRS9过孔数差异0 (16)过孔
LP4_ACRS10中心到中心 CK0 到其他 LPDDR4 布线间距5w(18)
LP4_ACRS11中心到中心 ADDR_CTRL 到其他 LPDDR4 布线间距5w(18)
LP4_ACRS12中心到中心 ADDR_CTRL 到自身或其他 ADDR_CTRL 布线间距3w(18)
LP4_ACRS13CK0 中心到中心间距(20)请参阅以下注意事项
LP4_ACRS14CK0 与非 DDR 网的间距5w(18)
(1) 最大值基于保守的信号完整性方法。假设 FR4 材料 Dk ~ 3.7 - 3.9 且 DF ~ 0.002。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(6) 针对 PCB 布局工具设计的建议。需要通过仿真验证(22)，确认 JEDEC 定义的 Vix_DQS_ratio (20%) 和 Vix_CK_ratio (25%) 得到满足，也需要获得良好的眼图裕度 - 请参阅节 3.5.3.1。
(3) 考虑从 SOC 芯片焊盘到 DRAM 引脚的延迟（即 SOC 封装的延迟 + PCB 到 DRAM 引脚的延迟。DRAM 封装延迟被忽略）。当延迟匹配时，考虑任何 T 分支布线段的一个桥臂。请参阅附录：SOC 封装延迟附录：SOC 封装延迟。
(4) 在 T 分支布线段（平衡 T）上进行建议的偏差控制旨在优化信号完整性（波形反射）。不需要也不建议在所有 T 分支布线段中匹配偏差，仅针对特定信号的每个分支进行匹配即可。
(5) 建议在同一信号层上对网类别 CK0 和 ADDR_CTRL 进行布线，以实现更好的偏差控制。
(8) 必须进行(22)仿真并分析延迟报告，以确保偏差在限制范围内。PCB 布局工具的延迟报告使用基于恒定传播速度因子的简化计算方法。TI 建议在 PCB 布局工具中将初始偏差匹配到低于限值 20% 的目标。
(14) 如果以高于 3200Mbps 的数据速率运行 LPDDR4，则可能需要进行过孔残桩控制（微过孔或背钻），具体取决于仿真(22)结果。
(16) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过偏差最大值时，过孔数差异才可能增加 1。
(18) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真(22)准确捕获了相邻受扰对象和干扰源布线之间的串扰并具有良好裕度，则可以放宽间距最低标准。此外还应考虑过孔间距。在 SOC 附近有相邻过孔的信号也不应在 DRAM 附近有相邻过孔。
(20) 设置 P 至 N 间距以确保具有适当的差分阻抗。设计人员必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。请参阅表 1-1 中的阻抗目标。
(22) 仿真是指功率感知 IBIS 信号完整性 (SI) 仿真。跨工艺、电压和温度 (PVT) 进行仿真。请参阅节 3。