ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录:SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

模型验证

在仿真之前,建议对模型进行验证。介绍的一种验证方法是阻抗图(或阻抗扫描)。提供了 10 层设计的阻抗扫描。

GUID-5D3E3C71-B216-46BD-9979-2D6D5420D7E8-low.png图 3-9 LPDDR4 布线阻抗扫描示例
表 3-10 LPDDR4 示例布线阻抗数据汇总
DDR 总线 DQ SE 阻抗 (Ω) DQS/CLK 差分阻抗 (Ω)
L2 B1 和 B3 40.9 77.7
L2 CA 51.7 101.4
L4 B0 和 B2 41.1 77.7
L7 CA 41.1 77.7

对于 CK 和 CA 信号,目标是使分支段阻抗等于馈送布线阻抗的两倍。请注意,PCB 限制可实现的阻抗是很正常的。仿真将向您展示折衷是否可以接受。

表 3-11 LPDDR4 示例布线阻抗 CA 汇总
CA 馈送阻抗 (Ω) CA 分支阻抗 (Ω) CA 分支目标 (Ω) 阻抗不匹配 (Ω)
初始设计 49.1 59.6 98 (49x2) 19.3
最终设计 41.1 51.7 82 (41x2) 15.3

仿真结果显示了通过将阻抗与其目标更接近地匹配而实现的改进。

表 3-12 改进布线阻抗后的 LPDDR4 示例仿真结果
总眼图宽度裕度 (ps) 总眼图高度裕度 (ps)
初始设计 58.00 14.00
最终设计 124.68 48.08