ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录：SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

2.7 网类别

布线规则应用于被称为网类别的组中的信号。每个网类别包含遵循相同布线要求的信号。这简化了这些布线的实施和依从性。表 2-4 列出了 LPDDR4 接口的时钟网类别。表 2-5 列出了 LPDDR4 接口中信号的信号网类别和相关的时钟网类别。然后将这些网类别链接到后续的终端和布线规则。

表 2-4 时钟网类别定义
时钟网类别处理器引脚名称
CK0DDR0_CK0 / DDR0_CK0_n
DQS0DDR0_DQS0 / DDR0_DQS0_n
DQS1DDR0_DQS1 / DDR0_DQS1_n
DQS2DDR0_DQS2/DDR0_DQS2_n
DQS3DDR0_DQS3/DDR0_DQS3_n
表 2-5 信号网类别定义
信号网类别关联的时钟网类别处理器引脚名称
ADDR_CTRLCK0DDR0_A[5:0]、DDR0_CS0_n、DDR0_CS1_n、DDR0_CKE0、DDR0_CKE1、DDR0_CAS_n(1)、DDR0_RAS_n(1)
BYTE0DQS0DDR0_DQ[7:0]、DDR0_DM0
BYTE1DQS1DDR0_DQ[15:8]、DDR0_DM1
BYTE2DQS2DDR0_DQ[23:16]、DDR0_DM2
BYTE3DQS3DDR0_DQ[31:24]、DDR0_DM3
(1) 与 LPDDR4 配合使用时，DDR0_CAS_n 和 DDR0_RAS_n 引脚输出芯片选择的副本，以支持到 LPDDR4 器件上通道 B 芯片选择的点对点连接。DDR0_CAS_n = LPDDR4_CS1_B 的 CS1 副本、DDR0_RAS_n = LPDDR4_CS0_B 的 CS0 副本