ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录：SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

3.6.2 布线

以下 J7 设计示例显示了 10 层 PCB 设计示例上的 LPDDR4 时钟和 CA 布线。时钟以 70Ω 的目标阻抗进行差分布线。为了使 T 分支与布线阻抗相匹配，阻抗需要加倍。这会带来挑战，因为在某些 PCB 堆叠中可能难以实现较高的阻抗。CA 信号的布线目标为 35Ω，T 分支的目标为源阻抗的两倍。

GUID-CEBB3BA2-AF75-451D-A67A-39DA78C5F44D-low.png图 3-7 LPDDR4 时钟和 CA 布线示例

在同一个 10 层参考设计中，数据组在第 2 层和第 4 层上布线。由于具有最小过孔行程，使用了上部的层，从而更大限度降低了过孔电感和过孔之间的耦合。数据信号是点对点的，因此不需要 T 分支布线。

GUID-A0DD1D59-0D31-472C-BA88-6C5BF86E5A90-low.png图 3-8 LPDDR4 数据字节和 DQS 布线示例
表 3-8 LPDDR4 性能对布线层的影响（在焊盘上读取）
布线层 过孔类型 背钻 EW 裕量 (ps) EH 裕量 (mV)
L1、L12 PTH 否 -7.10 56.72
L1、L12 PTH 是 -4.86 55.71
L1、L3 PTH 否 5.70 40.29
L1、L3 PTH 是 8.37 34.54
表 3-9 LPDDR4 性能对布线层的影响（在焊盘上写入）
布线层 过孔类型 背钻 EW 裕量 (ps) EH 裕量 (mV)
L1、L12 PTH 否 17.42 39.22
L1、L12 PTH 是 20.04 41.93
L1、L3 PTH 否 27.66 41.37
L1、L3 PTH 是 27.76 48.63