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ZHCACD6A February 2023 – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

2.14 数据组布线规格

字节信号网类别中的偏差会直接降低 DQ 和 DM 网的建立和保持裕度。如 ADDR_CTRL 信号网类别和相关的 CK0 时钟网类别所述，必须控制该偏差。必须通过在一组定义的信号内控制布线的长度来管理数据字节偏差。在 PCB 上实际匹配偏差的唯一方法是将较短的布线延长至网类别中最长的网及其相关时钟的长度。在分析过程中，应考虑具有准确堆叠信息的 Z 轴延迟（穿孔）。

DDR PHY 包含一项每位校正功能，此功能默认处于启用状态。此功能允许信号路由的延迟匹配容差更宽松，如表 2-7 中所述。如果禁用此功能，则偏差必须严格匹配。测量每个信号从 SoC 芯片到 DRAM 器件引脚的传播延迟。设计人员可以使用比表中所示值更小的容差自由进行长度匹配。在初始 PCB 设计阶段，请参阅附录：SOC 封装延迟。执行仿真并生成延迟报告，以确认偏差处于指定容差范围内。

注：不需要也不建议在所有字节通道之间匹配长度。仅需要在每个字节内进行长度匹配。

表 2-7 包含字节 0、字节 1、字节 2 和字节 3 布线组的布线规格。每个信号网类别及其相关的时钟网类别都是独立进行布线和匹配的。这些参数仅供参考，旨在使设计在仿真之前接近成功。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 3中定义的仿真结果进行比较。

表 2-7 数据组布线规格

编号	参数	最小值	典型值	最大值	单位
LP4_DRS1	网类别 DQSx 的传播延迟 (RSD1)			250 ⁽¹⁾	ps
LP4_DRS2	网类别 BYTEx 的传播延迟 (RSD2)			250 ⁽¹⁾	ps
LP4_DRS3	CK0 对和每个 DQS 对的传播延迟差异。(RSAC1 + RSAC2 - RSD1)⁽²⁾	0 ⁽⁸⁾⁽⁴⁾		3⁽⁸⁾⁽⁴⁾	tCK
LP4_DRS4	网类别 DQSx 内的偏差 DQSx 至 DQSx_n 的偏差 (RSD1)			1.5 ⁽⁴⁾⁽⁶⁾	ps
LP4_DRS5	DQSx 和 BYTEx 网类别上的偏差。（RSD1 和 RSD2 的偏差）⁽⁶⁾			150 ⁽⁸⁾⁽⁴⁾	ps
LP4_DRS6	BYTEx 和相应 DQSx 中最短 DQ/DM 位的传播延迟差异。 (RSD2 - RSD1)⁽⁷⁾	-49 ⁽⁸⁾⁽⁴⁾			ps
LP4_DRS7	每条布线上的过孔数			2 ⁽¹⁾	过孔
LP4_DRS8	过孔残桩长度		40 ⁽¹⁴⁾		mil
LP4_DRS9	过孔数差异			0 ⁽¹⁶⁾	过孔
LP4_DRS10	RSD1 中心到中心间距（时钟网类别之间）	5w ⁽¹⁸⁾
LP4_DRS11	RSD1 中心到中心间距（时钟网类别内）⁽²⁰⁾	请参阅以下注意事项
LP4_DRS12	RSD2 中心到中心间距（信号网类别之间）	5w ⁽¹⁸⁾
LP4_DRS13	RSD2 中心到中心间距（自身或信号网类别内）	3w ⁽¹⁸⁾

(1) 最大值基于保守的信号完整性方法。假设 FR4 材料 Dk ~ 3.7 - 3.9 且 DF ~ 0.002。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。

(2) CK0 对的传播延迟必须大于每个 DQS 对的传播延迟。当延迟匹配时，考虑任何 T 分支布线段的一个桥臂。

(8) 必须进行⁽²²⁾仿真并分析延迟报告，以确保延迟在限制范围内。PCB 布局工具的延迟报告使用基于恒定传播速度因子的简化计算方法。TI 建议在 PCB 布局工具中将初始延迟匹配到低于限值 20% 的目标。

(4) 考虑从 SOC 芯片焊盘到 DRAM 引脚的延迟（即 SOC 封装的延迟 + PCB 到 DRAM 引脚的延迟。DRAM 封装延迟被忽略）。请参阅附录：SOC 封装延迟。

(6) 针对 PCB 布局工具设计的建议。需要通过仿真⁽²²⁾进行验证，确认 JEDEC 定义的 Vix_DQS_ratio (20%) 和 Vix_CK_ratio (25%) 得到满足，也需要获得良好的眼图裕度。请参阅节 3.5.3.1。

(6) 仅在一个字节内进行偏差匹配（包括 DQS）。不需要也不建议在字节之间进行偏差匹配。

(7) 尽管该表指定 BYTEx 内 DQ/DM 位的传播延迟可能小于相应 DQSx 的传播延迟，但建议 DQSx 的传播延迟小于 BYTEx 中每个 DQ/DM 位的传播延迟。

(4) 在 T 分支布线段（平衡 T）上进行建议的偏差控制旨在优化信号完整性（波形反射）。不需要也不建议在所有 T 分支布线段中匹配偏差，仅针对特定信号的每个分支进行匹配即可。

(5) 针对 PCB 布局工具设计的建议。需要在仿真⁽²²⁾中验证。对最差的 PVT 角进行仿真，确认满足所需的最小 CK - 75ps 和最大 CK + 75ps。建议在同一信号层上对网类别 CK0 和 ADDR_CTRL 进行布线，以实现更好的偏差控制。

(14) 如果以高于 3200Mbps 的数据速率运行 LPDDR4，则可能需要进行过孔残桩控制（微过孔或背钻），具体取决于仿真⁽²²⁾结果。

(16) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过偏差最大值时，过孔数差异才可能增加 1。

(18) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真⁽²²⁾准确捕获了相邻受扰对象和干扰源布线之间的串扰并具有良好裕度，则可以放宽间距最低标准。此外还应考虑过孔间距。在 SOC 附近有相邻过孔的信号也不应在 DRAM 附近有相邻过孔。

(20) 设置 P 至 N 间距以确保具有适当的差分阻抗。设计人员必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。请参阅表 1-1 中的阻抗目标。

(22) 仿真是指功率感知 IBIS 信号完整性 (SI) 仿真。跨工艺、电压和温度 (PVT) 进行仿真。请参阅节 3。