ZHCACD6A February   2023  – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1

 

  1.   1
  2.    AM62Ax/AM62Px LPDDR4 电路板设计和布局布线指南
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
    5. 1.5 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK 和 ADDR_CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK0 和 ADDR_CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
    16. 2.16 数据总线反转
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 系统级仿真
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 眼图质量
        2. 3.5.3.2 延迟报告
        3. 3.5.3.3 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4附录：SOC 封装延迟
  8. 5参考资料
  9. 6修订历史记录

4 附录：SOC 封装延迟

本附录中提供的 SOC 封装延迟是从 SOC 芯片焊盘到 SOC 封装引脚测量的。表 2-6 和表 2-7 中指定的偏差限值是从 SOC 芯片焊盘到 DRAM 封装引脚测得的（包括 SOC 封装内的这些延迟）。在检查偏差限值的初始合规性时，设计人员应将这些封装延迟与每个网的 PCB 延迟相加。然后，需要模拟传播延迟以确认延迟满足要求。
处理器引脚名称 AM62Ax AMB 封装延迟 (ps) AM62Px AMH 封装延迟 (ps) 网络类 说明
DDR0_A0 22.88 21.5 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A1 28.25 22.0 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A2 22.05 20.7 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A3 18.51 21.5 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A4 32.23 21.3 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A5 20.59 26.5 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_A6 24.25 20.9 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A7 33.50 28.4 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A8 16.81 25.8 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A9 25.80 26.7 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A10 27.13 26.4 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A11 17.62 16.9 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A12 23.81 21.2 ADDR_CTRL 与 DDR4 搭配使用
DDR0_A13 27.85 24.0 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ACT_N 13.90 11.4 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ALERT_N 12.55 20.4 不适用 与 DDR4 搭配使用
DDR0_BA0 14.08 9.2 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BA1 29.69 21.4 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BG0 20.88 24.9 ADDR_CTRL 与 DDR4 搭配使用
DDR0_BG1 17.32 12.1 ADDR_CTRL 与 DDR4 搭配使用
DDR0_CAS_N 16.50 17.6 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用（LPDDR4：LPDDR4_CS1_B 的 CS1 副本）
DDR0_CK0 33.36 26.6 CK0 与 LPDDR4 和 DDR4 搭配使用
DDR0_CK0_N 31.54 25.1 CK0 与 LPDDR4 和 DDR4 搭配使用
DDR0_CKE0 23.42 24.0 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CKE1 19.39 19.7 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CS0_N 18.68 16.6 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_CS1_N 19.25 22.1 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM0 42.32 33.9 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM1 32.47 23.8 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM2 37.15 25.6 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DM3 34.93 39.9 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ0 40.49 40.1 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ1 40.10 37.4 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ2 37.54 37.2 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ3 38.09 37.5 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ4 37.74 43.1 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ5 39.28 37.1 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ6 45.09 35.3 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ7 46.22 32.9 BYTE0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ8 36.45 29.1 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ9 27.44 31.6 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ10 37.16 22.2 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ11 35.57 29.9 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ12 34.30 25.2 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ13 29.40 22.4 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ14 40.85 24.8 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ15 42.33 32.6 BYTE1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ16 44.73 25.8 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ17 37.56 22 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ18 36.87 22.1 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ19 28.07 22.2 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ20 35.14 32.8 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ21 26.37 30.2 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ22 29.40 25.3 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ23 29.78 28.4 BYTE2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ24 42.45 37.2 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ25 37.11 30.6 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ26 34.38 33.3 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ27 34.47 38.7 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ28 35.37 34.7 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ29 41.43 31.5 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ30 37.85 36.2 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQ31 41.82 37.1 BYTE3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS0 45.57 40.1 DQS0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS0_N 47.21 41.8 DQS0 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS1 35.22 28.1 DQS1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS1_N 37.13 29.5 DQS1 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS2 32.77 30.2 DQS2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS2_N 34.04 31.8 DQS2 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS3 45.45 37.1 DQS3 与 LPDDR4 和 DDR4 搭配使用
DDR0_DQS3_N 43.87 35.6 DQS3 与 LPDDR4 和 DDR4 搭配使用
DDR0_ODT0 19.87 13 ADDR_CTRL 与 DDR4 搭配使用
DDR0_ODT1 24.27 21.1 ADDR_CTRL 与 DDR4 搭配使用
DDR0_PAR 29.55 28.1 ADDR_CTRL 与 DDR4 搭配使用
DDR0_RAS_N 14.99 10.3 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用（LPDDR4：LPDDR4_CS0_B 的 CS0 副本）
DDR0_RESET0_N 14.20 31.9 ADDR_CTRL 与 LPDDR4 和 DDR4 搭配使用，无长度匹配要求
DDR0_WE_N 11.68 20.5 ADDR_CTRL 与 DDR4 搭配使用