ZHCABI1B February   2022  – January 2024 AM2434 , AM6411 , AM6412 , AM6421 , AM6441 , AM6442

 

  1.   摘要
  2.   2
  3.   商标
  4. 1简介
  5. 2处理器内核基准测试
    1. 2.1 Dhrystone
    2. 2.2 三角函数
  6. 3计算和存储系统基准测试
    1. 3.1 存储器带宽和延迟
      1. 3.1.1 LMBench
      2. 3.1.2 STREAM
      3. 3.1.3 Cortex-R5 存储器存取延迟
    2. 3.2 CoreMark®-Pro
    3. 3.3 快速傅里叶变换
    4. 3.4 加密基准测试
  7. 4应用基准测试
    1. 4.1 机器学习推理
    2. 4.2 场定向控制 (FOC) 环路
    3. 4.3 使用 BCDMA 时的 PCIE 到 DDR 性能
      1. 4.3.1 测试设置
      2. 4.3.2 结果和观察
    4. 4.4 使用 BCDMA 时的 DDR 到 DDR 性能
      1. 4.4.1 测试设置
      2. 4.4.2 结果和观察
  8. 5参考文献
  9. 6修订历史记录

4.3.1 测试设置

AM64x-PCIE 基准测试设置

下面是我们对 PCIE-BCDMA-DDR 读取性能（就带宽而言）进行基准测试所用的设置。

硬件详细信息：

有关详细信息，请参阅：

软件详细信息：

注： 默认情况下，在 MCU+ SDK 中，最多可以将 4 个 UDMA 通道分配给 R5F_0_0 内核。

如果要运行测试的通道数超过默认配置，您需要首先使用资源管理 (RM) 工具来管理内核的 UDMA 通道分配。

GUID-61DB5C8D-C972-457B-8E21-AEC82677A881-low.jpg图 4-2 AM64x-PCIE 基准测试设置
GUID-A7AE6A40-D8A9-4F2E-95C7-D15DD8F9E191-low.jpg图 4-3 AM64x（PCIE 基准测试）数据流. 以下是 PCIE 基准测试期间 2-AM64x 电路板之间数据流的详细信息。

EP 在 PCIE 中设置缓冲区，RC 将读取它并将其复制到 DDR 中

例如，在 RC 侧：

PCIE_loc_1 = 0x68000000UL + 0x00000000U

PCIE_loc_2 = 0x68000000UL + 0x01000000U

PCIE_loc_3 = 0x68000000UL + 0x02000000U

PCIE_loc_4 = 0x68000000UL + 0x03000000U

和

DDR_loc_1 = 0xA0000000 + 0x00000000U

DDR_loc_2 = 0xA0000000 + 0x01000000U

DDR_loc_3 = 0xA0000000 + 0x02000000U

DDR_loc_4 = 0xA0000000 + 0x03000000U

以此类推。