ZHCABE5A May   2021  – April 2022 PCM3120-Q1 , PCM5120-Q1 , PCM6120-Q1 , TLV320ADC3120 , TLV320ADC5120 , TLV320ADC6120

 

  1.   摘要
  2.   商标
  3.   注释
  4. 1引言
  5. 2控制器模式
    1. 2.1 控制器模式配置选项
      1. 2.1.1 启用 PLL 时的自动时钟配置
        1. 2.1.1.1 支持的采样率
        2. 2.1.1.2 12MHz MCLK 示例
      2. 2.1.2 禁用 PLL 时的自动时钟检测
        1. 2.1.2.1 支持的采样率
        2. 2.1.2.2 示例
  6. 3控制器模式下 I2S 和 LJF 的边沿同步
    1. 3.1 I2S 和 LJF 标准总线格式
    2. 3.2 对非标准 I2S 和 LJF 总线格式的支持
  7. 4相关文档
  8.   A 修订历史记录

2.1 控制器模式配置选项

TLV320ADCx120 和 PCMx120-Q1 在配置为 ASI 控制器时支持两种功能模式：

  • 在启用内部 PLL 时自动生成时钟。启用 PLL 将允许自动时钟生成器引擎生成一个系统时钟，该系统时钟可大于所提供的 MCLK。
  • 在禁用内部 PLL 时自动生成时钟。禁用 PLL 会将系统时钟限制在 MCLK 频率。

系统时钟馈送到抽取滤波器和所有数字信号处理块（双二阶滤波器、数字音量控制、高通滤波器等）。禁用 PLL 会限制可用的数字信号处理量。然而，在禁用低抖动 PLL 的情况下，ADC 的性能会因来自外部时钟源的抖动而降低。对于在高性能应用中配置为控制器模式的器件，建议的工作模式是启用 PLL。

若要将 TLV320ADCx120 和 PCMx120-Q1 配置为 ASI 控制器，需要在 GPIO_CFG0（第 0 页，寄存器 0x21，位 7-4）中将 GPIO1 配置为 MCLK 输入。MCLK 的频率必须是通过配置 MCLK_FREQ_SEL 频率选择模式（第 0 页，MST_CFG0 寄存器 0x13，位 2-0）而支持的频率或比率之一，如表 2-1 所示。请注意，当使用“在禁用内部 PLL 时自动生成时钟”时，还必须配置 MCLK_RATIO_SEL（第 0 页，CLK_SRC 寄存器 0x16，位 5-3）。

表 2-1 MCLK 频率选择模式以及支持的频率或比率
MCLK 频率选择模式支持的频率或比率
MCLK_FREQ_SEL（第 0 页，MST_CFG0 寄存器 0x13，位 2-0）12MHz、12.288MHz、13MHz、16MHz、19.2MHz、19.68MHz、
24MHz、24.576MHz
MCLK_RATIO_SEL（第 0 页，CLK_SRC 寄存器 0x16，位 5-3）64、256、384、512、768、1024、1536、2304