静电荷是静置时的非平衡电荷。当两种非导电材料相互摩擦或分离时，一种材料的表面会获得电子，而另一种材料的表面则失去电子；这会导致带电量不均衡，即产生静电荷。根据定律 Q = CV，一个物体的可充电电压取决于其电容量。人体能够被充电到数千伏。当静电荷从一个表面移到另一个表面时，称为 ESD（静电放电）。ESD 是在两个处于不同电位的物体之间单次快速转移静电荷的过程。只有当两个物体之间的电压差足够高到超过介电强度而击穿介质时，才会发生这种情况。静电荷快速移动产生的电流会损坏或破坏集成电路 (IC) 内的栅极氧化层、金属化层和结。

ESD 可以通过以下四种方式之一发生：

• 带电体接触 IC
• 带电 IC 接触接地的表面或物体
• 带电金属工具接触 IC
• 在电介质上感应产生足以使其击穿的电压的静电场。

每种情况下的耦合机制都是通过电感、电阻或电容实现的。创建 ESD 安全设计的重点在于综合各种因素最大程度地减少 ESD 耦合。要设计一个具有稳健 ESD 保护功能的产品，必须了解元件级或 IC 级 ESD 保护与系统级 ESD 保护是不同的。

通常，器件供应商会根据行业标准设计、测试和验证其 IC，以确保在 IC 生产或组装到 PCB 期间不会发生物理损坏。原始设备制造商 (OEM) 应设计系统级或板级 ESD 保护，并根据 IEC 61000-4-2 [1] 或 ISO 10605 [6] 系统级 ESD 标准进行测试。表 1-1 根据 IEC 61000-4-2 [1] 和 ISO 10605 [6] 标准的要求，总结了 IC 级或元件级标准 HBM 测试与系统级测试之间的主要区别。

元件级 ESD 和系统级 ESD 测试要求不同，因为它们所针对的 ESD 环境是不同的。同样，与这两个测试相关的 ESD 电流波形在峰值电流、持续时间和总功率方面也有很大差异。因此，要设计一个具有稳健 ESD 保护功能的系统，对于系统板设计人员和 OEM 而言，了解系统级 ESD 保护要求与 IC 级 ESD 保护功能之间的巨大差异非常重要。

众所周知，IC 封装的 ESD 保护设计对于安全生产和操作至关重要。一般认为，当在 ESD 安全区域（也称为 ESD 保护区 (EPA)）中处理 IC 时，这种保护设计应满足或超过要求的 ESD 规格 [1]。IC 的 ESD 保护策略涉及 ESD 放电事件，这些事件可能会在暴露于环境中封装的任何引脚上发生。元件级 ESD 保护应考虑为 IC 定义的两种基本 ESD 模型：人体放电模型 (HBM) 和充电器件模型 (CDM)。

MSP430™ IC 内的 ESD 保护电路是根据器件技术、不同应用的 IC 引脚功能、电源引脚等因素设计的。首先使用测试芯片对保护元件进行表征和有效性分析。在适当的情况下，使用仿真和自动检查来确保保护电路的有效性，并检查其与要保护的引脚的兼容性。

典型的 MSP430 器件经过测试并符合以下业界通用 ESD 等级。

HBM 模拟 ESD 事件，在该事件中，人体通过触摸处于不同电位的 IC 释放累积的静电荷。在简单的近似计算过程中，本文使用一个带电的 100pF 电容器和一个 1.5kΩ 放电电阻建模，类似于 JEDEC JS-001 规范 [3]（参见图 1-1）。

图 1-1 人体放电模型（类似于 JEDEC JS-001 规范）

CDM 模拟设备生产和处理过程中发生的充电和放电事件。它模拟了 ESD 事件，在该事件中，设备在一些摩擦工艺中或静电感应过程中获得电荷，然后突然接触接地物体或表面。当制造过程中存在金属表面接触时，可能会发生 CDM ESD 事件。测试要求类似于 JEDEC JESD22-C101 规范 [4]（参见图 1-2）。

图 1-2 充电器件模型（类似于 JEDEC JESD22-C101 规范）

通常，在 ESD 保护区 (EPA) 中，ESD 电压电平较低，这是由于在全球范围内，人们在组装、包装和其他生产过程中都采取了 ANSI/ESD S20.20 [13] 和 IEC 61340 [14] 标准所规定的 ESD 控制措施。但是当将最终产品发运并送达客户手中时，无法保证采取了同样的控制措施。部署到现场的消费类产品在处理时通常不受 EPA 制约，因此可能会遭受更高电压的 ESD 冲击。

IEC 61000-4-2 是业界公认的最终产品 ESD 等级标准。IEC 61000-4-2 测试的主要目的是确定系统在运行过程中对外部 ESD 事件的抗扰度。它与设备、系统、子系统和外设有关，但未对这些相关因素作进一步定义。其范围和描述清楚地表明了其目的：测试可能会受到直接由操作人员导致的或人员对邻近物体导致的 ESD 影响的电气和电子设备 [1]。它还定义了与不同环境和安装条件有关的测试级别范围，并制定了测试程序。

系统级 IEC 电流放电曲线比 HBM 测试更严格，该曲线由手持式设备（有时称为 ESD 枪）生成。该方法用于人员与设备之间的直接和间接 ESD 事件。直接放电适用于设备正常使用期间人员可接近的金属位置，间接放电通常通过耦合平面接触放电进行。接触放电模式是 IEC 首选的测试方法，只有绝缘的盖子和带有塑料外壳的连接器引脚才会受空气放电干扰。

与汽车 ESD 标准 ISO 10605 [6] 相比，ESD 发生器连接到接地参考平面 (GRP)。测试的间接放电部分使用另外两个平面：水平耦合平面 (HCP) 和垂直耦合平面 (VCP)，这两个平面通过两个 470kΩ 电阻与接地平面相连。对这些平面的放电模拟了从实际放电到附近物体的辐射场所引起的应力。此测试设置如图 1-3 所示。

ESD 枪的接地连接以红色突出显示。

图 1-3 IEC 61000-4-2 标准规定的供电条件下的 ESD 测试台 [1]

表 1-2 列出了 IEC 61000-4-2 测试规格。

在按照此系统级标准或类似标准测试系统时，最终产品需要在 ESD 事件出现或发生之后保持正常工作。IEC 规定的系统级故障标准可分为以下几类：

• 性能正常，处于制造商所指定的限制范围内。
• 暂时性的功能丧失或性能下降，干扰停止后此现象消失。被测设备无需操作人员干预即可恢复正常性能。
• 暂时性的功能丧失或性能下降。恢复需要操作员干预。
• 由于硬件或软件损坏或数据丢失而导致的不可恢复的暂时性功能丧失或性能下降。

很明显，上述大多数类别与器件物理损坏无关，而是与系统故障有关。任何特定系统或应用的验收标准都是针对该情况的。因此，电路板设计人员和 OEM 应通过采取必要的预防措施，以防止或最大程度减少 ESD 耦合到系统或器件（直接通过器件引脚或通过连接的电缆）来提供系统级 ESD 稳健性，从而避免在信号布线上产生错误或损坏器件自身。

本文档后面部分重点介绍了一些通用指南，这些指南可帮助创建具有稳健 ESD 保护功能的系统解决方案。因为电路板设计人员和 OEM 在设计应用时未采取必要的预防措施，他们通常会发现未通过 IEC 测试，应该尽量在设计前考虑ESD测试的相关事项。因此，建议电路板设计人员和 OEM 在开始设计之前，查看此文档以及有关 ESD 安全的大量可用公开资料。

当带静电的物体放电时，生成的放电电流曲线前沿较陡直，随后是相对较缓慢的批量放电曲线。不同元件级 ESD 模型（HBM、CDM）和系统级模型 (IEC 64000-4-2) 之间的电流放电曲线存在显著差异。

标准 HBM 电流波形具有 2ns 至 10ns 的指定上升时间，而 CDM 上升时间通常介于 50ps 至 500ps 的范围内，具体取决于有效器件尺寸和电容量，而 IEC 初始脉冲的上升时间介于 0.6ns 至 1ns 之间，而第二次较大能量脉冲的上升时间介于 10ns 至 20ns 之间。就硬件故障或器件物理损坏而言，这些电流放电差异对于片上保护结构的有效性至关重要。除总功率和峰值电流处理能力外，大多数片上 ESD 保护元件还取决于导通响应的初始脉冲上升时间。因此，对于不同的模型应力，它们的表现可能不同 [2]。这意味着旨在满足 IC 级 ESD 标准（例如 HBM、CDM）的片上 ESD 保护不能适应系统级 ESD 应力，从而无法防止器件物理损坏和其他系统故障。这应由电路板设计人员或 OEM 进行系统级处理。

此外，IEC 脉冲能量远远大于 IC 级 HBM 或 CDM 脉冲能量，峰值电流也是如此。另外，频谱也不同。IEC 包括与 CDM 相当的高频分量，与 HBM 相当的低频分量以及介于两者之间的所有分量。即使准确定义了应用的 IEC 波形，在特定系统中的 IC 波形也是未知的 [2]，因此，功能或应用 ESD 故障是系统级的特定故障。

如果片上 ESD 保护电路必须适应整个系统级 ESD 应力，那么它必须能够在更快的瞬态和更高的峰值电流下吸收更高的能量。与电路板设计人员和 OEM 提供的元件级或系统级保护相比，这将最终会对芯片尺寸和器件总成本带来影响，使其缺少经济性。

图 1-4 显示了特定于模型的电流波形。

图 1-4 标准 HBM、CDM 和 IEC 放电脉冲比较

系统级 ESD 保护策略在很大程度上取决于物理设计、操作要求和最终产品的总体成本。可以考虑采用不同的保护规则，以最大程度减少 ESD 耦合到系统中。具有稳健 ESD 保护功能的系统设计涉及多个因素，例如：

• 外壳
• PCB 设计和布局
• ESD 接地路径
• 板载 ESD 保护器件
• 系统接线和互连
• 软件设计
• ESD 测试

要实现一个具有稳健 ESD 保护功能的系统设计，其关键在于在电路板的设计和开发过程中，遵循抗 ESD 设计指南，尽早考虑系统中 ESD 的影响。整个开发过程中的 ESD 测试有助于在不同阶段识别和修复系统中的 ESD 薄弱点。

识别系统中的 ESD 入口点并设计能更大程度减小系统内直接或间接静电放电的外壳，是任何系统级 ESD 保护设计的关键。图 2-1 显示了各种外壳实例和相应的 ESD 进入场景。

图 2-1(a) 表示将导电外壳正确屏蔽并接地的理想情况；ESD 根本不会影响系统。这是理想情况，但不适用于大多数系统。

图 2-1(b) 表示直接放电的情况，其中系统中的导电块伸出外壳，静电放电通过该块直接耦合到系统上。一个好的设计应确保从外壳中穿出的导电块已得到适当屏蔽，以最大程度减少 ESD 耦合。

图 2-1(c) 表示间接放电情况，其中产生的电磁场通过外壳孔进入系统。这些电磁场可以耦合到内部电路或电线，并通过系统传播。在外壳孔和外壳内的电子设备之间提供足够的气隙有助于最大程度地减小这种耦合效应。

图 2-1(d) 表示直接放电到电缆，继而在系统中产生电磁场。有关建议的设计指南，请参见Topic Link Label2.1.2

图 2-1(e) 表示与系统耦合的隔离金属支架或面板的二次放电。有关建议的设计指南，请参见Topic Link Label2.1.1

图 2-1(f) 表示靠近塑料外壳的静电放电，生成了电磁场。在非导电外壳和外壳内的电子设备之间保持足够的空气间隙可以最大程度地减少耦合到系统中的电磁噪声。

理想情况

直接放电

通过外壳孔产生的电磁影响

直接放电到电缆

隔离金属的二次放电

靠近塑料盒的放电

图 2-1 外壳场景

以下是外壳设计通用指南，可帮助您最大程度地减少耦合到系统（在本例中为 PCB）中的 ESD 和 EMI：

• 为导电外壳提供直接接地路径，以最大程度地减少 ESD 耦合到系统中。直接接地路径应短并具有低电感。
• 选择使用塑料和其他非导电外壳、空气间隙和绝缘体可以防止 ESD 电弧穿透到系统内部。
• 使外壳上易受 ESD 影响的点（包括通风孔、安装孔和接缝等）与 PCB 之间保持足够的空气间隙。
• 选择使用带有塑料轴的开关和用户控制装置，或者使用塑料旋钮覆盖金属轴
• 使用塑料作为外壳材料，通过非导电外壳暴露的 LED 和 LCD 会形成一条指向系统的直接放电路径。在外壳材料为金属的情况下，这种情况就不那么严重，因为 ESD 会在金属外壳而不是 LED 或 LCD 上产生电弧。在使用塑料作为外壳材料的情况下，由于没有可用的金属面板，ESD 会在暴露的 LED 或 LCD 及其连接到系统的引线上产生电弧。通常通过以下方式避免此类放电路径：
  • 在外壳的 LCD 开口周围应用垫圈
  • 使用透明且非导电的透镜罩屏蔽暴露在塑料外壳上的 LED（参见图 2-2）
    图 2-2 屏蔽 LED
• 在直接放电到带有隔离金属支架或面板的外壳（代表接地的高阻抗路径）时，(1) 外壳内发生二次放电，从而使 ESD 耦合到 PCB；(2) 产生高频电磁噪声，并可耦合到内部接线或 PCB 上。一个好的设计应将隔离的金属支架正确接地，以最大程度地减少 ESD 或 EMI 耦合。
• 物理开口：减小外壳中物理开口的总孔径，从而更大程度减少 ESD 耦合或耦合到系统内的电磁噪声（参阅图 2-3）。
  图 2-3 外壳开口注意事项
• 在塑料挡板下方：空气放电可以到达塑料挡板下方的金属背板，并产生二次放电，二次放电可以耦合到后面的 PCB。在这种情况下，在塑料挡板的背面喷涂导电涂层有助于将放电引向机壳接地，并最大程度地减少 ESD 耦合到系统中。

ESD 可向电缆上的连接器释放电弧，而间接 ESD 可通过感应或辐射耦合到电缆中。以下是外壳设计通用指南，可帮助您最大程度地减少耦合到系统（在本例中为 PCB）中的 ESD（另请参见图 2-4）：

• 屏蔽连接器电缆以减少耦合（使用金属箔或金属箔和编织屏蔽层）。
• 尽可能缩短电缆长度。
• 将接入外壳的电缆正确接地。
• 在电缆入口点使用瞬态抑制器和滤波器。

图 2-4 显示了在电缆入口点使用压敏电阻作为放电抑制器的“最佳”案例。

图 2-4 外壳电缆注意事项

良好的 PCB 设计和布局可以非常有效地抑制系统中的 ESD。以下是抗 ESD 和 EMI 的 PCB 布局通用指南：

• 尽可能使用接地层而不是接地布线来降低电流路径电感。
• 在您想让 ESD 电流流过的地方使用多点接地方式、较粗的接地线，在其他地方使用单点接地方式、较细的接地线。
• 如果在布局中使用覆铜来创建连续的接地层不可行，则创建较小的覆铜段，继而再将这些覆铜段连接到接地其余部分。但是，请不要创建孤立的覆铜岛；它们会在发生 ESD 事件时引起噪声和电弧。
• 如果可能的话，请使用带有成对电源和接地层的多层 PCB。
• 如果可能的话，请将实心或填充的过孔放入电源和接地层。这些通孔可在发生 ESD 事件时提供良好的散热，并确保良好的电气和电源连接。对于电镀通孔器件，请使用散热孔。
• 尽可能缩短布线长度以减少布线电感。
• 避免布线与元件引脚或其他布线之间形成直角。应避免直角布线，因为这会引起更多的辐射。这在高速设计中变得更为关键。
  图 2-5 避免直角布线
• 保持敏感信号布线远离 PCB 边沿。
• 将所有连接器和外部电线放在 PCB 的一侧。
• 将易受 ESD 影响的电路置于 PCB 的中心（远离电路板边缘、外部电线、连接器和电源）。
• 去耦（请参见图 2-6）
  • 使用具有低有效串联电阻 (ESR) 和有效串联电感 (ESL) 的去耦电容将 IC（在本例中为 MSP430）电源与电源系统的其他部分去耦。
  • 将去耦电容靠近 IC 电源引脚放置。
  • 保持去耦电容到 GND 的布线尽可能短（且粗）。
  图 2-6 去耦基本要点
• 晶体布局

  PCB 布局上的晶体连接非常重要，因为晶体易受系统中 ESD 和 EMI 噪声的影响。设计不良会导致晶体脱落或导致晶体振荡器时钟抖动。以下是抗 ESD 的 PCB 布局实践通用指南：

  • 晶体应尽可能靠近 MSP430 放置。
  • 连接晶体的布线应短且直接
  • 确保晶体下方没有布线
  • 保持开关信号远离晶体布局，以免引起晶体脱落（有关基于此建议的实际案例，请参见第 5 节）
  • 保持晶体下方接地层干净
  • 晶体外壳也可以接地；在引线周围使用防护环

  图 2-7 显示了一个遵循所有这些设计建议的示例晶体布局布线。

  图 2-7 示例晶体布局布线

  《MSP430 32kHz 晶体振荡器》 应用手册中提供了更多有关此主题的详细论述 [11]。

• 电流环路

  电路始终是闭环的。每个信号路径都有一个返回电源的返回路径，也称为返回电流。使用直流电时，返回电流采用电阻最低的路径。随着频率的提高，返回电流沿最低阻抗流动，即在正向信号路径的正下方 [12]。布局中的电流环路会产生噪声，应通过耦合正向电流和返回电流来最大程度地减小噪声。这有助于提高 EMI 和 ESD 性能。实心接地层为返回电流提供连续的低阻抗路径。

  • 对于两层结构的电路板，请尝试将一层电路板作为主要实心接地层，并切出用于信号布线的布线槽
  • 图 2-8 显示了实心接地层。接地层上断点仅存在于通孔和穿孔处。这是理想情况。
    图 2-8 实心接地层示例布局
  • 如果其中一层无法专用作接地层，请使用星形配置而不是菊花链配置来连接所有接地。菊花链强制所有信号沿同一返回路径传输，这可能会导致接地反弹。
    图 2-9 无专用接地层的 2 层板的接地注意事项
  • 确保另一层上没有布线垂直穿过接地层中的断点或开槽。否则，它将形成一个能够产生和拾取噪声的大型感应环路。如果返回路径（特别是接地层）有断口或开槽，则返回电流必须采用不同的路径，这会导致产生环路区域（请参见图 2-10(a)）。环路面积越大，发生的辐射和 EMI 问题就越多。
    图 2-10 返回电流和产生的环路面积
  • 设计人员必须确保返回电流直接在信号布线下方流动。一种方法是通过物理方式连接被开槽隔开的区域（例如，在开槽上放置一个 0Ω 电阻），如图 2-10(b) 所示。另一种方法是以与返回电流流动方向相同的方式路由信号（如图 2-10(c) 所示）[12]。这也是最好的方法。
  • 保持电源和接地之间的环路面积尽可能小（有关说明此要点的示例布局讨论，请参见Topic Link Label2.2.1）。
  • 保持开关信号的环路面积尽可能小。
  • 保持振荡器信号的环路面积尽可能小。

图 2-11 显示了一个示例 2 层 PCB 布局（显示了顶层和底层），其中 VCC 信号的正向和反向电流分别用黑色和绿色标记。如图所示，该布局形成了一个较大的 VCC 电流环路，因此，环路区域内的每条布线都会受到环路本身所产生噪声的影响。

图 2-11 显示具有大电流环路的示例 2 层 PCB 布局

在电路板的下一个版本中，底层的接地层被设计为基本上是连续的，而且布线非常短。底部接地层允许 VCC 反向电流沿正向路径流动，从而最大程度地减小了整个电流环路。图 2-12 所示为修订后的电路板的顶层和底层。

图 2-12 显示具有更连续的接地层和更少电流环路的示例 2 层 PCB 布局

外部 ESD 保护元件包括无源器件，例如串联电阻、去耦电容、铁氧体磁珠、抑制器件（如滤波器）、瞬态电压抑制器 (TVS)、压敏电阻、晶闸管、二极管、聚合物和 SCR 等。这些元器件可阻断系统中的 ESD 电流、钳制 ESD 感应电压并分流 ESD 感应电流，从而将系统中 ESD 脉冲的影响降至最低。

以下是一些有关选择板载 ESD 保护器件的通用指南，以帮助您最大程度地降低系统中 ESD 的影响。

• 使用串联电阻来减轻系统中的间接或二次 ESD 应力。事实证明，串联电阻对于系统级 ESD 保护非常有效，它们可与电压钳位和去耦电容器配合使用。
  注：

  如果串联电阻被强制通过直接 ESD 事件传导电流，则会在这些电阻上形成非常大的电压，从而在端子之间产生电弧，进而使这些串联电阻短路。因此，在处理系统中的直接放电时，除了使用串联电阻外，还应使用初级钳位器件（TVS 器件），或使用专为高电压设计的电阻（其外形尺寸通常较大）。

• 使用电容器提供简单的去耦。选择使用具有高额定电压、高谐振频率、低电阻 (ESR) 和低电感 (ESL) 的电容器。最大程度缩短 PCB 上电容器的连接引线和布线长度。
• 使用 LC 滤波器阻止瞬变和 EMI 进出系统。
• 使用铁氧体磁珠来降低 EMI 和 ESD。

这些无源器件应尽可能靠近布局中的潜在 ESD 应力点放置

• 确定可应用于系统信号线路的最大电容，并在敏感信号（如复位、中断、边沿触发信号等）上放置适当的滤波器或 TVS
• 将滤波器或瞬态抑制器放置在易受直接放电（包括进入光隔离器的信号）影响的电缆的外接接收器和驱动器上
• 根据可获得的钳位电压电平、击穿电压、响应时间、电容、动态电阻以及承受 ESD 多次冲击的能力，为系统选择保护元件。德州仪器 (TI) 提供了各种 ESD 和 EMI 保护器件和解决方案；更多有关 ESD 和 EMI 保护产品系列的信息，请参阅参考文献 [5]。

TVS 二极管

与其他瞬态抑制器件相比，TVS 二极管具有更低的电容和更低的动态电阻值。它们具有很高的 ESD 多次冲击吸收能力；也就是说，一旦 ESD 冲击被吸收，保护器件就会迅速恢复到高阻抗状态。这些器件具有非常低的钳位电压和击穿电压，并具有出色的响应时间。

压敏电阻

发生 ESD 事件时，压敏电阻会从很高的待机值变为很低的导电值，从而吸收 ESD 能量并限制 ESD 感应电压。压敏电阻通常具有超过 50V 的触发电压，超过 100V 的钳位电压和超过 20Ω 的动态电阻（导通后）[2]。它们具有较低的电容，但在 ESD 应力作用下具有很大的泄漏电流。

聚合物

这些器件的工作原理类似于压敏电阻，但电容很低（0.05 至 1pF），非常适合高频应用。击穿电压较高（与压敏电阻相比），耐 ESD 多次冲击的能力较低。