| 热指标(1)(2) |
TPS736 传统器件(3) |
单位 |
| DRB (VSON) |
DCQ (SOT-223) |
DBV (SOT-23) |
| 8 引脚 |
6 引脚 |
5 引脚 |
| RθJA |
结至环境热阻(4) |
52.8 |
118.7 |
221.9 |
°C/W |
| RθJC(top) |
结至外壳（顶部）热阻(5) |
60.4 |
64.9 |
74.9 |
°C/W |
| RθJB |
结到电路板热阻(6) |
28.4 |
65.0 |
51.9 |
°C/W |
| ψJT |
结到顶部的表征参数(7) |
2.1 |
14.0 |
2.8 |
°C/W |
| ψJB |
结到电路板的表征参数(8) |
28.6 |
63.8 |
51.1 |
°C/W |
| RθJC(bot) |
结到芯片外壳（底部）热阻(9) |
12.0 |
不适用 |
不适用 |
°C/W |
(3) DRB、DCQ 和 DBV 封装的热数据是根据 JESD51 系列中指定的 JEDEC 标准方法进行热仿真得出的。仿真时使用了以下假设：
(a) i. DRB：外露焊盘通过 2x2 散热过孔阵列连接到 PCB 接地层。
ii.DCQ：外露焊盘通过 3x2 散热过孔阵列连接到 PCB 接地层。
iii.DBV：DBV 封装没有外露焊盘。
(b) i. DRB：假设顶部和底部铜层的导热率为铜的 20%，表示铜覆盖率为 20%。
ii.DCQ：每个顶部和底部铜层都有一个专用图案，可实现 20% 的铜覆盖。
iii.DBV：假设顶部和底部铜层的导热率为铜的 20%，表示铜覆盖率为 20%。
(c) 这些数据生成时只有一个器件位于 JEDEC 高 K (2s2p) 电路板的中心，覆铜区为 3 英寸 × 3 英寸。要了解覆铜区对热性能的影响，请参阅本数据表的“功率耗散”部分。
(4) 在 JESD51-2a 描述的环境中，按照 JESD51-7 的规定，在一个 JEDEC 标准高 K 电路板上进行仿真，从而获得自然对流条件下的结至环境热阻抗。
(5) 通过在封装顶部模拟一个冷板测试来获得结至芯片外壳（顶部）的热阻。不存在特定的 JEDEC 标准测试，但可在 ANSI SEMI 标准 G30-88 中找到内容接近的说明。
(6) 结至板热阻，可按照 JESD51-8 中的说明在使用环形冷板夹具来控制 PCB 温度的环境中进行仿真来获得。
(7) 结至顶部特征参数 ψJT 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获取该温度。
(8) 结至电路板特征参数 ψJB 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获取该温度。
(9) 通过在外露（电源）焊盘上进行冷板测试仿真来获得结至芯片外壳（底部）热阻。不存在特定的 JEDEC 标准测试，但可在 ANSI SEMI 标准 G30-88 中找到内容接近的说明。