ZHCS864Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 信号说明
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 汽车
    3. 6.3  ESD 等级 - 商用
    4. 6.4  建议工作条件
    5. 6.5  功耗摘要
      1. 6.5.1 TMS320F2803x 在 60MHz SYSCLKOUT 下的电流消耗
      2. 6.5.2 减少电流消耗
      3. 6.5.3 流耗图（VREG 启用）
    6. 6.6  电气特性
    7. 6.7  热阻特性
      1. 6.7.1 PN 封装
      2. 6.7.2 PAG 封装
      3. 6.7.3 RSH 封装
    8. 6.8  散热设计注意事项
    9. 6.9  无信号缓冲情况下 MCU 与 JTAG 调试探针的连接
    10. 6.10 参数信息
      1. 6.10.1 时序参数符号
      2. 6.10.2 定时参数的通用注释
    11. 6.11 测试负载电路
    12. 6.12 电源时序
      1. 6.12.1 复位 (XRS) 时序要求
      2. 6.12.2 复位 (XRS) 开关特征
    13. 6.13 时钟规范
      1. 6.13.1 器件时钟表
        1. 6.13.1.1 2803x时钟表和命名规则（60MHz 器件）
        2. 6.13.1.2 器件计时要求/特性
        3. 6.13.1.3 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性
      2. 6.13.2 时钟要求和特性
        1. 6.13.2.1 XCLKIN 定时要求 - PLL 已启用
        2. 6.13.2.2 XCLKIN 时序要求 - PLL 已禁用
        3. 6.13.2.3 XCLKOUT 开关特性（旁路或启用 PLL）
    14. 6.14 闪存定时
      1. 6.14.1 T 温度材料的闪存/OTP 耐久性
      2. 6.14.2 S 温度材料的闪存/OTP 耐久性
      3. 6.14.3 Q 温度材料的闪存/OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT 下的闪存参数
      5. 6.14.5 闪存 / OTP 访问时序
      6. 6.14.6 闪存数据保持持续时间
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1  CPU
      2. 7.1.2  控制律加速器 (CLA)
      3. 7.1.3  内存总线（哈弗总线架构）
      4. 7.1.4  外设总线
      5. 7.1.5  实时 JTAG 和分析
      6. 7.1.6  闪存
      7. 7.1.7  M0，M1 SARAM
      8. 7.1.8  L0 SARAM，和 L1，L2，和 L3 DPSARAM
      9. 7.1.9  引导 ROM
        1. 7.1.9.1 仿真引导
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 引导加载器使用的外设引脚
      10. 7.1.10 安全
      11. 7.1.11 外设中断扩展 (PIE) 块
      12. 7.1.12 外部中断 (XINT1-XINT3)
      13. 7.1.13 内部零引脚振荡器、振荡器和 PLL
      14. 7.1.14 看门狗
      15. 7.1.15 外设时钟
      16. 7.1.16 低功耗模式
      17. 7.1.17 外设帧 0，1，2，3 (PFn)
      18. 7.1.18 通用输入/输出 (GPIO) 复用器
      19. 7.1.19 32 位 CPU 计时器 (0，1，2)
      20. 7.1.20 控制外设
      21. 7.1.21 串行端口外设
    2. 7.2 内存映射
    3. 7.3 寄存器映射
    4. 7.4 器件仿真寄存器
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 片载电压稳压器 (VREG)
        1. 7.5.1.1 使用片上 VREG
        2. 7.5.1.2 禁用片载 VREG
      2. 7.5.2 片上加电复位 (POR) 和欠压复位 (BOR) 电路
    6. 7.6 系统控制
      1. 7.6.1 内部零引脚振荡器
      2. 7.6.2 晶体振荡器选项
      3. 7.6.3 基于 PLL 的时钟模块
      4. 7.6.4 输入时钟的损耗（NMI 看门狗功能）
      5. 7.6.5 CPU 看门狗模块
    7. 7.7 低功耗模式块
    8. 7.8 中断
      1. 7.8.1 外部中断
        1. 7.8.1.1 外部中断电子数据/定时
          1. 7.8.1.1.1 外部中断时序要求
          2. 7.8.1.1.2 外部中断开关特性
    9. 7.9 外设
      1. 7.9.1  控制律加速器 (CLA) 概述
      2. 7.9.2  模拟模块
        1. 7.9.2.1 模数转换器 (ADC)
          1. 7.9.2.1.1 特性
          2. 7.9.2.1.2 ADC 转换开始电子数据/定时
            1. 7.9.2.1.2.1 外部 ADC 转换启动开关特性
          3. 7.9.2.1.3 片载模数转换器 (ADC) 电子数据/定时
            1. 7.9.2.1.3.1 ADC 电气特性
            2. 7.9.2.1.3.2 ADC 电源模式
            3. 7.9.2.1.3.3 内部温度传感器
              1. 7.9.2.1.3.3.1 温度传感器系数
            4. 7.9.2.1.3.4 ADC 加电控制位时序
              1. 7.9.2.1.3.4.1 ADC 加电延迟
            5. 7.9.2.1.3.5 ADC 顺序模式时序和同步模式时序
        2. 7.9.2.2 ADC 多路复用器
        3. 7.9.2.3 比较器块
          1. 7.9.2.3.1 片载比较器 / DAC 电子数据/定时
            1. 7.9.2.3.1.1 比较器/DAC 的电气特性
      3. 7.9.3  详细说明
      4. 7.9.4  串行外设接口 (SPI) 模块
        1. 7.9.4.1 SPI 主模式电气数据/时序
          1. 7.9.4.1.1 SPI 主模式外部时序（时钟相位 = 0）
          2. 7.9.4.1.2 SPI 主模式外部时序（时钟相位 = 1）
        2. 7.9.4.2 SPI 从模式电气数据/时序
          1. 7.9.4.2.1 SPI 从模式外部时序（时钟相位 = 0）
          2. 7.9.4.2.2 SPI 从模式外部时序（时钟相位 = 1）
      5. 7.9.5  串行通信接口 (SCI) 模块
      6. 7.9.6  本地互连网络 (LIN)
      7. 7.9.7  增强型控制器局域网 (eCAN) 模块
      8. 7.9.8  内部集成电路 (I2C)
        1. 7.9.8.1 I2C 电气数据/时序
          1. 7.9.8.1.1 I2C 时序要求
          2. 7.9.8.1.2 I2C 开关特征
      9. 7.9.9  增强型 PWM 模块 (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM 电气数据/时序
          1. 7.9.9.1.1 ePWM 时序要求
          2. 7.9.9.1.2 ePWM 开关特性
        2. 7.9.9.2 跳闸区输入时序
          1. 7.9.9.2.1 跳闸区域输入时序要求
      10. 7.9.10 高分辨率 PWM (HRPWM)
        1. 7.9.10.1 HRPWM 电气数据/时序
          1. 7.9.10.1.1 高分辨率 PWM 特性
      11. 7.9.11 增强型捕捉模块 (eCAP1)
        1. 7.9.11.1 eCAP 电气数据/时序
          1. 7.9.11.1.1 增强型捕捉 (eCAP) 时序要求
          2. 7.9.11.1.2 eCAP 开关特性
      12. 7.9.12 高分辨率捕捉 (HRCAP) 模块
        1. 7.9.12.1 HRCAP 电气数据/时序
          1. 7.9.12.1.1 高分辨率捕捉 (HRCAP) 时序要求
      13. 7.9.13 增强型正交编码器脉冲 (eQEP)
        1. 7.9.13.1 eQEP 电气数据/时序
          1. 7.9.13.1.1 增强型正交编码器脉冲 (eQEP) 时序要求
          2. 7.9.13.1.2 eQEP 开关特性
      14. 7.9.14 JTAG 端口
      15. 7.9.15 通用输入/输出 (GPIO) 多路复用器
        1. 7.9.15.1 GPIO 电气数据/时序
          1. 7.9.15.1.1 GPIO - 输出时序
            1. 7.9.15.1.1.1 通用输出开关特征
          2. 7.9.15.1.2 GPIO - 输入时序
            1. 7.9.15.1.2.1 通用输入时序要求
          3. 7.9.15.1.3 输入信号的采样窗口宽度
          4. 7.9.15.1.4 低功耗唤醒时序
            1. 7.9.15.1.4.1 空闲模式时序要求
            2. 7.9.15.1.4.2 空闲模式开关特性
            3. 7.9.15.1.4.3 待机模式时序要求
            4. 7.9.15.1.4.4 待机模式开关特征
            5. 7.9.15.1.4.5 停机模式时序要求
            6. 7.9.15.1.4.6 停机模式开关特征
  9. 8 应用、实施和布局
    1. 8.1 TI 参考设计
  10. 9 器件和文档支持
    1. 9.1 器件和开发支持工具命名规则
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.9.2.1.1 特性

ADC 的内核包含有一个单一 12 位转换器，此转换器由两个采样保持电路供源。可以对这两个采样保持电路进行同步采样或顺序采样。按顺序，这些电路由总共高达 16 个模拟输入通道供源。此转换器可配置为采用内部带隙基准运行，以便形成基于实际电压的转换，或者采用一对外部电压基准 (VREFHI/VREFLO) 运行，形成基于比率的转换。

与之前的 ADC 类型不同，此 ADC 并非基于序列发生器。对于用户来讲，他们可以很容易地从一个单触发来创建一系列的转换。然而，操作的基本原则是以单个转换的配置为中心，被称为 SOC，或者转换启动。

ADC 模块的功能包括：

  • 具有内置双采样保持 (S/H) 的 12 位 ADC 内核
  • 同步采样模式或顺序采样模式
  • 全范围模拟输入：0V 至 3.3V 固定电压，或 VREFHI/VREFLO 比率。输入模拟电压的数值源自：
    • 内部基准（VREFLO=VSSA。当使用内部或者外部基准模式时，VREFHI 不得超过 VDDA。）
      GUID-FA0F7399-5CAD-4B73-AE0D-74950ED8D1E6-low.gif
    • 外部基准（VREFHI/VREFLO 被连接至外部基准。当使用内部或者外部基准模式时，VREFHI 不得超过 VDDA。）
      GUID-FD391025-6774-489F-9DC7-C2408BC7190F-low.gif
  • 多达 16 个通道，多路复用输入
  • 16 个 SOC，可针对触发、采样窗口和通道进行配置
  • 用于存储转换值的 16 个结果寄存器（可单独寻址）
  • 多个触发源
    • S/W - 软件立即启动
    • ePWM 1-7
    • GPIO XINT2
    • CPU 计时器 0/1/2
    • ADCINT1/2
  • 9 个灵活的 PIE 中断，可在任一个转换后配置中断请求
表 7-24 ADC 配置和控制寄存器
寄存器名称地址大小
(x16)		受 EALLOW
保护		说明
ADCCTL10x71001是控制 1 寄存器
ADCCTL20x71011是控制 2 寄存器
ADCINTFLG0x71041否中断标志寄存器
ADCINTFLGCLR0x71051否中断标志清除寄存器
ADCINTOVF0x71061否中断溢出寄存器
ADCINTOVFCLR0x71071否中断溢出清除寄存器
INTSEL1N20x71081是中断 1 和 2 选择寄存器
INTSEL3N40x71091是中断 3 和 4 选择寄存器
INTSEL5N60x710A1是中断 5 和 6 选择寄存器
INTSEL7N80x710B1是中断 7 和 8 选择寄存器
INTSEL9N100x710C1是中断 9 选择寄存器（被保留的中断 10 选择）
SOCPRICTL0x71101是SOC 优先级控制寄存器
ADCSAMPLEMODE0x71121是采样模式寄存器
ADCINTSOCSEL10x71141是中断 SOC 选择 1 寄存器（用于 8 个通道）
ADCINTSOCSEL20x71151是中断 SOC 选择 2 寄存器（用于 8 个通道）
ADCSOCFLG10x71181否SOC 标志 1 寄存器（用于 16 个通道）
ADCSOCFRC10x711A1否SOC 强制 1 寄存器（用于 16 个通道）
ADCSOCOVF10x711C1否SOC 溢出 1 寄存器（用于 16 个通道）
ADCSOCOVFCLR10x711E1否SOC 溢出清除 1 寄存器（用于 16 个通道）
ADCSOC0CTL 至 ADCSOC15CTL0x7120-0x712F1是SOC0 控制寄存器至 SOC15 控制寄存器
ADCREFTRIM0x71401是基准调整寄存器
ADCOFFTRIM0x71411是偏移调整寄存器
COMPHYSTCTL0x714C1是比较器滞后控制寄存器
ADCREV0x714F1否修订版本寄存器
表 7-25 ADC 结果寄存器（被映射至 PF0）
寄存器名称地址大小
(x16)		受 EALLOW
保护		说明
ADCRESULT0 至 ADCRESULT150xB00 至 0xB0F1否ADC 结果 0 寄存器至 ADC 结果 15 寄存器
GUID-E352877A-94B1-4111-9DF0-F58AC945DDC8-low.gif图 7-17 ADC 连接

不使用 ADC 时的 ADC 连接

TI 建议即使不使用 ADC，也应保持模拟电源引脚的连接。下面总结了如果 ADC 未在应用中使用，应该如何连接 ADC 引脚：

  • VDDA - 连接到 VDDIO
  • VSSA - 连接到 VSS
  • VREFLO - 连接到 VSS
  • ADCINAn，ADCINBn，VREFHI - 连接到 VSSA

当在一个应用中使用 ADC 模块时，未使用的 ADC 输入引脚应被连接至模拟接地 (VSSA)。

注：

与 AIO 功能复用的未使用 ADCIN 引脚不应直接连接到模拟地。它们应该通过一个 1kΩ 电阻器接地。这是为了防止一个错误代码将这些引脚配置为 AIO 输出并将接地的引脚驱动至一个逻辑高电平状态。

当 ADC 未被使用时，为了达到节能的目的，请确保到 ADC 模块的时钟未被打开。