ZHCSLD7C June   2020  – February 2021 LMX2820

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 引脚配置和功能
  6. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  7. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  基准振荡器输入
      2. 7.3.2  输入路径
        1. 7.3.2.1 输入路径倍频器 (OSC_2X)
        2. 7.3.2.2 R 预分频器 (PLL_R_PRE)
        3. 7.3.2.3 可编程输入乘法器 (MULT)
        4. 7.3.2.4 R 分频器 (PLL_R)
      3. 7.3.3  PLL 相位检测器和电荷泵
      4. 7.3.4  N 分频器和分数分频电路
        1. 7.3.4.1 整数 N 分频部分 (PLL_N)
        2. 7.3.4.2 分数 N 分频部分（PLL_NUM 和 PLL_DEN）
        3. 7.3.4.3 调制器阶数 (MASH_ORDER)
      5. 7.3.5  LD 引脚锁定检测
      6. 7.3.6  MUXOUT 引脚和读回
      7. 7.3.7  内部 VCO
        1. 7.3.7.1 VCO 校准
          1. 7.3.7.1.1 确定 VCO 增益和范围
      8. 7.3.8  通道分频器
      9. 7.3.9  输出频率倍频器
      10. 7.3.10 输出缓冲器
      11. 7.3.11 断电模式
      12. 7.3.12 针对多个器件的相位同步功能
        1. 7.3.12.1 SYNC 类别
        2. 7.3.12.2 相位调整
          1. 7.3.12.2.1 使用 MASH_SEED 创建相移
          2. 7.3.12.2.2 静态与动态相位调整
          3. 7.3.12.2.3 相位调节的精细调整功能
      13. 7.3.13 SYSREF
      14. 7.3.14 快速 VCO 校准
      15. 7.3.15 双缓冲（影子寄存器）
      16. 7.3.16 输出静音引脚和乒乓方法
    4. 7.4 器件功能模式
      1. 7.4.1 外部 VCO 模式
      2. 7.4.2 外部反馈输入引脚
        1. 7.4.2.1 PFDIN 外部反馈模式
        2. 7.4.2.2 RFIN 外部反馈模式
  8. 8 应用和实现
    1. 8.1 应用信息
      1. 8.1.1 处理未使用的引脚
      2. 8.1.2 外部环路滤波器
      3. 8.1.3 使用即时校准
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 初始化和加电时序
  9. 9 电源相关建议
  10. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  11. 11器件和文档支持
    1. 11.1 接收文档更新通知
    2. 11.2 支持资源
    3. 11.3 商标
    4. 11.4 静电放电警告
    5. 11.5 术语表
  12. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能

GUID-4BAE681E-3339-4B06-B6FC-77B199EFEB90-low.gif图 5-1 RTC 48 引脚 VQFN 封装俯视图
表 5-1 引脚功能
引脚 I/O 说明
名称 编号(1)
电源和接地
VCCBUF 24 P 输出缓冲器电源。连接到 3.3V电源，并将低 ESR、0.1µF 和 1µF 去耦电容器接地。
VCCBUF2 33 P 缓冲器电源。连接到 3.3V电源，并将低 ESR、0.1µF 和 1µF 去耦电容器接地。
VCCCP 13 P 电荷泵电源。连接到 3.3V电源，并将 1µF 去耦电容器接地。
VCCDIG 7 P 数字电源。连接到 3.3V电源，并将低 ESR、0.1µF 和 1µF 去耦电容器接地。
VCCMASH 17 P 数字电源。连接到 3.3V电源，并将低 ESR、0.1µF 和 1µF 去耦电容器接地。
VCCVCO 45 P VCO 电源。连接到 3.3V电源，并将低 ESR、0.1µF 和 1µF 去耦电容器接地。
GND 2 G 接地
4
6
15
16
27
29
32
40
42
47
48
DAP — — 将 GND 引脚连接到裸露的散热焊盘以确保正确操作。使用多个过孔将散热焊盘连接到任何内部 PCB 接地平面，以获得良好的热性能。
NC 35 NC 接地。
偏置/LDO 旁路
BIASVAR 41 B VCO 变容偏置。将 1µF 去耦电容器接地。
BIASVCO 3 B VCO 偏置。连接一个 0.47µF（以实现更快校准）至 4.7µF（以实现更优带内相位噪声）范围内的低 ESR 电容器
BIASVCO2 34 B VCO 偏置。将 1µF 去耦电容器接地。靠近引脚放置。
REFVCO2 36 B VCO 电源基准。将 1µF 去耦电容器接地。
REGIN 10 B 输入基准路径调节器去耦。将 1µF 去耦电容器接地。靠近引脚放置。建议使用一个额外的低 ESR、0.1µF 去耦电容来过滤高频噪声。
REGVCO 46 B VCO 稳压器节点。将 1µF 去耦电容器接地。
REFVCO 44 B VCO 电源基准。将 10µF 去耦电容器接地。
数字输入
CE 1 I 芯片启用。高阻抗 CMOS 输入。1.8V 至 3.3V 逻辑。器件上的有效 HIGH 电源。
MUTE 37 I 缓冲器静音控制。高阻抗 CMOS 输入。1.8V 至 3.3V 逻辑。
PSYNC 5 I 具有可配置输入信号电平的相位同步。将 100Ω 系列连接到 PSYNC 信号，如果不使用，则连接到 GND。
CS# 39 I SPI 锁存。高阻抗 CMOS 输入。1.8V 至 3.3V 逻辑。
SCK 18 I SPI 时钟。高阻抗 CMOS 输入。1.8V 至 3.3V 逻辑。
SDI 19 I SPI 数据。高阻抗 CMOS 输入。1.8V 至 3.3V 逻辑。
模拟输入
OSCIN_P 8 I 基准输入时钟 (+)。高阻抗自偏置引脚。需要使用交流耦合。如果未使用，通过一个 50Ω 电阻将其交流耦合到地。
PFDIN 20 I 外部 PFD 输入。自偏置引脚。需要交流耦合和一个外部 50Ω 电阻接地。
RFIN 28 I 外部 VCO 输入。内部 50Ω 端接。需要使用交流耦合。
OSCIN_N 9 I 基准输入时钟 (-)。高阻抗自偏置引脚。需要使用交流耦合。如果未使用，通过一个 50Ω 电阻将其交流耦合到地。
SRREQ_P 11 I 差分 SYSREF 输入时钟 (+)。支持交流和直流耦合。
VTUNE 43 I VCO 调谐电压输入。将 1.5nF 或更高电容器连接到 VCO 接地端。
SRREQ_N 12 I 差分 SYSREF 输入时钟 (-)。支持交流和直流耦合。
输出
CPOUT 14 O 电荷泵输出。建议将环路滤波器的 C1 靠近该引脚连接。
LD 38 O 锁定检测输出。3.3V 逻辑。
MUXOUT 23 O SPI 读回输出。3.3V 逻辑。CE = LOW 时高阻抗。
RFOUTA_N 30 O，PU 差分输出 A (–)。内部 50Ω 上拉。需要使用交流耦合。
RFOUTA_P 31 O，PU 差分输出 A (+)。内部 50Ω 上拉。需要使用交流耦合。
RFOUTB_N 25 O，PU 差分输出 B (–)。内部 50Ω 上拉。需要使用交流耦合。
RFOUTB_P 26 O，PU 差分输出 B (+)。内部 50Ω 上拉。需要使用交流耦合。
SROUT_N 22 O，PU 差分 SYSREF 输出 (–)。内部 50Ω 上拉。
SROUT_P 21 O，PU 差分 SYSREF 输出 (+)。内部 50Ω 上拉。
(1) 下面的定义定义了每个引脚的 I/O 类型。
  • P = 电源
  • G = 接地
  • NC = 无连接。引脚可以接地，也可以不连接。
  • B = 偏置/LDO 旁路
  • I = 输入
  • O = 输出
  • PU = 上拉