ZHCSLD7C June   2020  – February 2021 LMX2820

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 引脚配置和功能
  6. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  7. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  基准振荡器输入
      2. 7.3.2  输入路径
        1. 7.3.2.1 输入路径倍频器 (OSC_2X)
        2. 7.3.2.2 R 预分频器 (PLL_R_PRE)
        3. 7.3.2.3 可编程输入乘法器 (MULT)
        4. 7.3.2.4 R 分频器 (PLL_R)
      3. 7.3.3  PLL 相位检测器和电荷泵
      4. 7.3.4  N 分频器和分数分频电路
        1. 7.3.4.1 整数 N 分频部分 (PLL_N)
        2. 7.3.4.2 分数 N 分频部分（PLL_NUM 和 PLL_DEN）
        3. 7.3.4.3 调制器阶数 (MASH_ORDER)
      5. 7.3.5  LD 引脚锁定检测
      6. 7.3.6  MUXOUT 引脚和读回
      7. 7.3.7  内部 VCO
        1. 7.3.7.1 VCO 校准
          1. 7.3.7.1.1 确定 VCO 增益和范围
      8. 7.3.8  通道分频器
      9. 7.3.9  输出频率倍频器
      10. 7.3.10 输出缓冲器
      11. 7.3.11 断电模式
      12. 7.3.12 针对多个器件的相位同步功能
        1. 7.3.12.1 SYNC 类别
        2. 7.3.12.2 相位调整
          1. 7.3.12.2.1 使用 MASH_SEED 创建相移
          2. 7.3.12.2.2 静态与动态相位调整
          3. 7.3.12.2.3 相位调节的精细调整功能
      13. 7.3.13 SYSREF
      14. 7.3.14 快速 VCO 校准
      15. 7.3.15 双缓冲（影子寄存器）
      16. 7.3.16 输出静音引脚和乒乓方法
    4. 7.4 器件功能模式
      1. 7.4.1 外部 VCO 模式
      2. 7.4.2 外部反馈输入引脚
        1. 7.4.2.1 PFDIN 外部反馈模式
        2. 7.4.2.2 RFIN 外部反馈模式
  8. 8 应用和实现
    1. 8.1 应用信息
      1. 8.1.1 处理未使用的引脚
      2. 8.1.2 外部环路滤波器
      3. 8.1.3 使用即时校准
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 初始化和加电时序
  9. 9 电源相关建议
  10. 10布局
    1. 10.1 布局指南
    2. 10.2 布局示例
  11. 11器件和文档支持
    1. 11.1 接收文档更新通知
    2. 11.2 支持资源
    3. 11.3 商标
    4. 11.4 静电放电警告
    5. 11.5 术语表
  12. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.13 SYSREF

LMX2820 可以生成一个与 fOUT 同步的 SYSREF 输出信号，并具有可编程延时。该输出可以是单个脉冲、一系列脉冲或连续的脉冲流。要使用 SYSREF 功能，首先必须将 PLL 置于 SYNC 模式且 PHASE_SYNC_EN = 1。

GUID-B44E596B-3BEC-4ED0-9034-E32AB1E6CA28-low.gif图 7-4 SYSREF 功能图

SYSREF 特性使用 SYSREF_DIV_PRE 分频器来生成 fINTERPOLATOR。该频率用于对 SRREQ 引脚的上升沿和下降沿进行重新计时。在主模式下，fINTERPOLATOR 会进一步除以 2 × SYSREF_DIV 以生成有限系列脉冲或连续脉冲流。

可以使用 JESD_DAC1_CTRL、JESD_DAC2_CTRL、JESD_DAC3_CTRL 和 JESD_DAC4_CTRL 字对延时进行编程。通过将这些字连接成一个更大的字，称为“SysRefPhaseShift”，可以求出相对延时。这些字的总和应始终为 63。延时步长的大小为：

SysRefDelayStepSize = SYSREF_DIV_PRE/(126*fVCO)

表 7-6 SysRefPhaseShift 与 JESD_DACx_CTRL
SysRefPhaseShift JESD_DAC1_CTRL JESD_DAC2_CTRL JESD_DAC3_CTRL JESD_DAC4_CTRL
0 63 0 0 0
1 62 1 0 0
… … … 0 0
62 1 62 0 0
63 0 63 0 0
64 0 62 1 0
… 0 … … 0
125 0 1 62 0
126 0 0 63 0
127 0 0 62 1
… 0 0 … …
188 0 0 1 62
189 0 0 0 63
190 1 0 0 62
… … 0 0 …
251 62 0 0 1

不能总是认为 SysRefPhaseShift 的最小值会提供最低延时。换句话说，可能会出现一种环绕效应，即从最长延迟突然转变到最短延迟。这种突变发生的代码主要取决于 fVCO 和 SYSREF_DIV_PRE。