ZHCSXJ5A September   2024  – November 2024 LMK1D2102L , LMK1D2104L , LMK1D2106L

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 典型特性
  8. 7 参数测量信息
    1. 7.1 差分电压测量术语
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 输出共模
      2. 8.3.2 失效防护输入
    4. 8.4 器件功能模式
      1. 8.4.1 输出启用/禁用和振幅选择
      2. 8.4.2 LVDS 输出端接
      3. 8.4.3 输入端接
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 Tape and Reel Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • RGT|16
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.2.1 设计要求

图 9-1 中所示的 LMK1D210xL 配置为针对使用 JESD204B/C ADC 的系统在第一个输出组上扇出 ADC 时钟，在第二个输出组上扇出 SYSREF 时钟。LMK1D210xL 具有低输出到输出偏移、超低附加抖动和出色的杂散抑制能力，是一款简单、稳健且低成本的解决方案，可将各种时钟分配给 JESD204B/C AFE 系统。配置示例可以为 JESD204B/C 接收器驱动多达 2 至 8 个 ADC 时钟和 2 至 8 个 SYSREF 时钟，具有以下属性：

  • 由于驱动器和接收器之间的共模电压差异，ADC 时钟接收器模块通常与 LVDS 驱动器（例如 LMK1D210xL）进行交流耦合。可以选择采用内部 100Ω 差分终端，在这种情况下 LMK1D210xL 不需要外部终端，具体取决于接收器。
  • 如果 LMK1D210xL 输出的共模电压与接收器匹配，则 SYSREF 时钟接收器模块通常进行直流耦合。如果接收器具有内部终端，则不一定需要外部终端。
  • 为了实现最佳性能，LMK1D210xL 器件未使用的输出使用 100Ω 电阻器进行差分端接。