ZHCSCZ5 数据表 | 德州仪器 TI.com.cn

ZHCSCZ5F December 2013 – August 2025 LMK00334

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

RTV|32
- MPQF166B

散热焊盘机械数据 (封装 | 引脚)

RTV|32
- QFND448B

订购信息

5.5 电气特性

除非另有说明：V_CC = 3.3V ± 5%，V_CCO = 3.3V ± 5%，2.5V ± 5%，–40°C ≤ T_A ≤ 85°C，CLKin 以差分方式驱动，输入压摆率 ≥ 3V/ns。典型值表示在 V_CC = 3.3V、V_CCO = 3.3V、T_A = 25°C 以及产品表征时的建议运行条件下最有可能达到的参数标准；因此，无法保证一定能获得典型值。⁽¹⁾

参数		测试条件		最小值	典型值	最大值	单位
电流消耗 ⁽¹⁾
ICC_CORE	内核电源电流，所有输出均已禁用	选择 CLKinX			8.5	10.5	mA
ICC_CORE	内核电源电流，所有输出均已禁用	选择 OSCin			10	13.5	mA
ICC_HCSL					50	58.5	mA
ICC_CMOS					3.5	5.5	mA
ICCO_HCSL	附加输出电源电流，HCSL 组已使能	包括两个组的输出组偏置和负载电流，所有输出上 R_T = 50Ω			65	81.5	mA
ICCO_CMOS	附加输出电源电流，LVCMOS 输出已使能	200MHz，C_L = 5pF	V_CCO = 3.3V ± 5%		9	10	mA
ICCO_CMOS	附加输出电源电流，LVCMOS 输出已使能	200MHz，C_L = 5pF	V_CCO = 2.5V ± 5%		7	8	mA
电源纹波抑制 (PSRR)
PSRR_HCSL	纹波引起的相位杂散电平⁽²⁾ 差分 HCSL 输出	156.25MHz			-72		dBc
PSRR_HCSL	纹波引起的相位杂散电平⁽²⁾ 差分 HCSL 输出	312.5MHz			-63		dBc
CMOS 控制输入（CLKin_SELn、CLKout_TYPEn、REFout_EN）
V_IH	高电平输入电压			1.6		V_CC	V
V_IL	低电平输入电压			GND		0.4	V
I_IH	高电平输入电流	V_IH = V_CC，内部下拉电阻器				50	μA
I_IL	低电平输入电流	V_IL = 0V，内部下拉电阻器		-5	0.1		μA
时钟输入（CLKin0/CLKin0、CLKin1/CLKin1）
f_CLKin	输入频率范围⁽⁸⁾	可在高达 400MHz 的频率下正常工作根据输出类型指定输出频率范围和时序（请参阅 LVCMOS 输出规格）		DC		400	MHz
V_IHD	差分输入高电压	CLKin 以差分方式驱动				Vcc	V
V_ILD	差分输入低电压			GND			V
V_ID	差分输入电压摆幅⁽³⁾			0.15		1.3	V
V_CMD	差分输入 CMD 共模电压	V_ID = 150mV		0.25		V_CC – 1.2	V
		V_ID = 350mV		0.25		V_CC – 1.1
		V_ID = 800mV		0.25		V_CC – 0.9
V_IH	单端输入 IH 高电压	CLKinX 驱动单端（交流或直流耦合），CLKinX* 交流耦合至 GND 或在 V_CM 范围内外部偏置				V_CC	V
V_IL	单端输入 IL 低电压			GND			V
V_{I_SE}	单端输入电压摆幅⁽⁸⁾			0.3		2	Vpp
V_CM	单端输入 CM 共模电压			0.25		V_CC – 1.2	V
ISO_MUX	多路复用器隔离，CLKin0 至 CLKin1	f_OFFSET > 50kHz，P_CLKinX = 0dBm	f_CLKin0 = 100MHz		-84		dBc
			f_CLKin0 = 200MHz		-82
			f_CLKin0 = 500MHz		-71
			f_CLKin0 = 1000MHz		-65
晶体接口（OSCin、OSCout）
F_CLK	外部时钟频率范围⁽⁸⁾	OSCin 驱动单端，OSCout 悬空				250	MHz
F_XTAL	晶体频率范围	基本模式晶体 ESR ≤ 200Ω（10 到 30MHz）ESR ≤ 125Ω（30 到 40MHz）⁽⁴⁾		10		40	MHz
C_IN	OSCin 输入电容				1		pF
HCSL 输出（CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn）
f_CLKout	输出频率范围⁽⁸⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF		DC		400	MHz
Jitter_{ADD_PCle}	PCIe 7.0 的附加 RMS 相位抖动⁽⁸⁾	PCIe 第 7 代抖动	CLKin：100MHz，压摆率 ≥ 3V/ns		3.51	5.45	fs
Jitter_{ADD_PCle}	PCIe 6.0 的附加 RMS 相位抖动⁽⁸⁾	PCIe 第 6 代抖动	CLKin：100MHz，压摆率 ≥ 3V/ns		5.04	7.78	fs
Jitter_{ADD_PCle}	PCIe 5.0 的附加 RMS 相位抖动⁽⁸⁾	PCIe 第 5 代抖动	CLKin：100MHz，压摆率 ≥ 3V/ns		7.17	12.8	fs
Jitter_{ADD_PCle}	PCIe 4.0 的附加 RMS 相位抖动⁽⁸⁾	PCIe 第 4 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，压摆率 ≥ 3V/ns		20.3	30.5	fs
Jitter_{ADD_PCle}	PCIe 3.0 的附加 RMS 相位抖动⁽⁸⁾	PCIe 第 3 代， PLL BW = 2MHz-5MHz， CDR = 10MHz	CLKin：100MHz，压摆率 ≥ 3V/ns		20.3	30.5	fs
Jitter_ADD	附加 RMS 抖动积分带宽 12MHz 到 20MHz⁽⁵⁾	V_CCO = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，压摆率 ≥ 3V/ns		77		fs
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V， R_T = 50Ω 至 GND	CLKin：100MHz，压摆率 ≥ 3V/ns		-161.3		dBc/Hz
占空比	占空比⁽⁸⁾	50% 输入时钟占空比		45%		55%
V_OH	输出高电压	T_A = 25°C，直流测量， R_T = 50Ω 至 GND		520	810	920	mV
V_OH	输出高电压			-150	0.5	150	mV
V_OL	输出低电压			-150	0.5	150	mV
V_CROSS	绝对交叉电压⁽⁸⁾⁽⁹⁾	R_L = 50Ω 至 GND，C_L ≤ 5pF		250	350	460	mV
V_CROSS	绝对交叉电压⁽⁸⁾⁽⁹⁾					140	mV
ΔV_CROSS	V_CROSS 的总变化⁽⁸⁾⁽⁹⁾					140	mV
t_R	输出上升时间 20% 至 80%⁽⁹⁾⁽¹²⁾	250MHz，长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗，R_L = 50Ω 至 GND，C_L ≤ 5pF			225	400	ps
t_F	输出下降时间 80% 至 20%⁽⁹⁾⁽¹²⁾				225	400	ps
LVCMOS 输出 (REFout)
f_CLKout	输出频率范围⁽⁸⁾	C_L ≤ 5pF		DC		250	MHz
Jitter_ADD	附加 RMS 抖动积分带宽 1MHz 到 20MHz⁽⁵⁾	V_CCO = 3.3V， C_L ≤ 5pF	100MHz，输入压摆率 ≥ 3V/ns		95		fs
本底噪声	本底噪声 f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V， C_L ≤ 5pF	100MHz，输入压摆率 ≥ 3V/ns		-159.3		dBc/Hz
占空比	占空比⁽⁸⁾	50% 输入时钟占空比		45%		55%
V_OH	输出高电压	1mA 负载		V_CCO – 0.1			V
V_OL	输出低电压	1mA 负载				0.1	V
I_OH	输出高电平电流（拉电流）	V_O = V_CCO/2	V_CCO = 3.3V		28		mA
			V_CCO = 2.5V		20		mA
			V_CCO = 3.3V		28		mA
			V_CCO = 2.5V		20
I_OL	输出低电平电流（灌电流）		V_CCO = 2.5V		20
t_R	输出上升时间 20% 至 80%⁽⁹⁾⁽¹²⁾	250MHz，长达 10 英寸的均匀传输线路，具有 50Ω 特性阻抗，R_L = 50Ω 至 GND，C_L ≤ 5pF			225	400	ps
t_F	输出下降时间 80% 至 20%⁽¹⁰⁾⁽¹²⁾				225	400	ps
t_EN	输出使能时间⁽¹⁰⁾	C_L ≤ 5pF				3	周期
t_DIS	输出禁用时间⁽¹⁰⁾	C_L ≤ 5pF				3	周期

(1) 有关电流消耗和功率耗散计算的更多信息，请参阅电源相关建议 和热管理。

(2) 电源纹波抑制（或 PSRR）定义为：在 V_CCO 电源上注入单音正弦信号（纹波）时，调制到时钟输出上的单边带相位杂散电平（单位为 dBc）。假设没有幅度调制效应且调制指数较小，则可以使用测量的单边带相位杂散电平 (PSRR) 来计算峰值间确定性抖动 (DJ)，如下所示： DJ (ps pk-pk) = [ (2 × 10(^PSRR / 20)) / (π × f_CLK) ] × 1E12

(3) 有关 V_ID 和 V_OD 电压的定义，请参阅差分电压测量术语。

(4) 必须满足规定的 ESR 要求，以验证振荡器电路是否存在启动问题。但是，要保持低于晶体的最大功率耗散（驱动电平）规格，晶体的较低 ESR 值并非必需。有关晶体驱动电平注意事项，请参阅晶体接口。

(5) 对于 100MHz 和 156.25MHz 时钟输入条件，使用方法 1 计算附加 RMS 抖动 (J_ADD)：J_ADD = SQRT(J_OUT² - J_SOURCE²)，其中 J_OUT 是在输出驱动器上测得的总 RMS 抖动，J_SOURCE 是应用于 CLKin 的时钟源的 RMS 抖动。对于 625MHz 时钟输入条件，使用方法 2 近似计算附加 RMS 抖动：J_ADD = SQRT(2 × 10^dBc/10) / (2 × π × f_CLK)，其中 dBc 是从 12kHz 到 20MHz 带宽内积分得到的输出本底噪声的相位噪声功率。相位噪声功率的计算公式如下：dBc = Noise Floor + 10 × log₁₀(20MHz – 12kHz)。

(6) 输出缓冲器的本底噪声作为缓冲器的远端相位噪声进行测量。通常，此偏移 ≥ 10MHz，但对于较低的频率，由于测量设备限制，此测量偏移可低至 5MHz。

(7) 随着时钟输入压摆率降低，相位噪底降低。与单端时钟相比，由于共模噪声抑制，差分时钟输入（LVDS、LVPECL）在较低压摆率下不易受到本底噪声降低的影响。但是，TI 建议对差分时钟使用尽可能高的输入压摆率，以在器件输出端实现最佳本底噪声性能。

(8) 规格根据表征进行验证，而未经生产测试。

(9) HCSL 或 CMOS 的交流时序参数取决于输出电容负载。

(10) 输出使能时间是 REFout_EN 被拉至高电平后使能输出所需的输入时钟周期数。同样，输出禁用时间是 REFout_EN 被拉至低电平后禁用输出所需的输入时钟周期数。为了实现精确测量，REFout_EN 信号的边沿转换速度必须远快于输入时钟周期。

(11) 输出偏斜是在相同电源电压和温度条件下运行时，具有相同输出缓冲器类型和相同负载的任意两个输出之间的传播延迟差值。

(12) 参数根据设计指定，未经生产测试。