ZHCSZ40A June   2025  – October 2025 DLPC6422

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  建议运行条件
    3. 5.3  热性能信息
    4. 5.4  电气特性
    5. 5.5  ESD 等级
    6. 5.6  系统振荡器时序要求
    7. 5.7  测试和复位时序要求
    8. 5.8  JTAG 接口：I/O 边界扫描应用时序要求
    9. 5.9  端口 1 输入像素时序要求
    10. 5.10 端口 3 输入像素接口（通过 GPIO）时序要求
    11. 5.11 DMD LVDS 接口时序要求
    12. 5.12 同步串行端口 (SSP) 接口时序要求
    13. 5.13 可编程输出时钟开关特性
    14. 5.14 同步串行端口接口 (SSP) 开关特性
    15. 5.15 JTAG 接口：I/O 边界扫描应用开关特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 系统复位操作
        1. 6.3.1.1 加电复位操作
        2. 6.3.1.2 系统复位操作
      2. 6.3.2 展频时钟发生器支持
      3. 6.3.3 GPIO 接口
      4. 6.3.4 源输入消隐
      5. 6.3.5 视频图形处理延迟
      6. 6.3.6 程序存储器闪存/SRAM 接口
      7. 6.3.7 校准和调试支持
      8. 6.3.8 板级测试支持
    4. 6.4 器件功能模式
      1. 6.4.1 待机模式
      2. 6.4.2 工作模式
        1. 6.4.2.1 正常配置
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
        1. 7.2.1.1 建议的 MOSC 晶体振荡器配置
      2. 7.2.2 详细设计过程
    3. 7.3 电源要求和建议
      1. 7.3.1 系统电源规定
      2. 7.3.2 系统加电序列
      3. 7.3.3 上电检测 (POSENSE) 支持
      4. 7.3.4 系统环境和默认值
        1. 7.3.4.1 DLPC6422 系统加电和复位默认条件
        2. 7.3.4.2 1.1V 1.15V 系统电源
        3. 7.3.4.3 1.8V 系统电源
        4. 7.3.4.4 3.3V 系统电源
        5. 7.3.4.5 电源正常 (PWRGOOD) 支持
        6. 7.3.4.6 5V 耐受支持
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 内部 DLPC6422 电源的 PCB 布局指南
        2. 7.4.1.2 提升自动锁定性能的 PCB 布局指南
        3. 7.4.1.3 DMD 接口注意事项
        4. 7.4.1.4 布局示例
        5. 7.4.1.5 散热注意事项
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 器件支持
      1. 8.2.1 视频时序参数定义
      2. 8.2.2 器件命名规则
      3. 8.2.3 器件命名规则
      4. 8.2.4 器件标识
        1. 8.2.4.1 器件标识
    3. 8.3 文档支持
      1. 8.3.1 相关文档
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZPC|516
散热焊盘机械数据 (封装 | 引脚)

4 引脚配置和功能

DLPC6422 引脚配置图 4-1 引脚配置
表 4-1 引脚功能
引脚(1)类型(2)说明
名称编号
POSENSEP22I4由外部电压监测电路产生的上电检测信号，高电平有效。当所有 ASIC 电源电压均达到指定最小电压的 90% 时，该信号驱动为有效（高电平）。在到达指定的 PWRGOOD 下降沿后，该信号驱动为无效（低电平）。
PWRGOODT26I4来自外部电源或电压监测器的电源正常信号，高电平有效。高电平值表示所有电源均处于工作电压规格范围内，系统可安全退出其复位状态。从高电平到低电平的切换表示控制器或 DMD 电源电压降至额定最小电平以下。该切换必须发生在电源电压下降至规定值之前。在此间隔期间，POSENSE 必须保持有效的高电平。这是对即将发生的断电情况的预警。此预警是增强长期 DMD 可靠性所必需的。当 PWRGOOD 进入低电平状态规定的最短时间后，DLPC6422 控制器将执行 DMD 停放，随后执行完整的控制器复位，以保护 DMD。最短置为无效时间用于防止输入受到毛刺干扰。此后，只要 PWRGOOD 处于低电平，DLPC6422 控制器就会保持其复位状态。PWRGOOD 必须被驱动至高电平才能正常运行。当 PWRGOOD 被驱动至高电平规定的最短时间后，DLPC6422 控制器才将其确认为有效状态。使用磁滞
EXT_ARTZT24O2通用复位输出，低电平有效。将加电复位 (POSENSE) 置为低电平时，该输出立即置为低电平；并在 POSENSE 保持低电平期间保持低电平。在加电复位解除（即 POSENSE 设置为高电平）后，EXT_ARSTZ 继续保持低电平，直到被软件解除。在检测到 PWRGOOD 或任何内部生成的复位后，EXT_ARSTZ 也会在大约 5µs 后被置为低电平。在所有情况下，该信号保持有效至少 2ms。请注意，ASIC 包含一个软件寄存器，可用于独立驱动此输出。
MTR_ARTZT25O2色轮电机控制器复位输出，低电平有效。将加电复位 (POSENSE) 置为低电平时，该输出立即置为低电平；并在 POSENSE 保持低电平期间保持低电平。在加电复位解除（即 POSENSE 设置为高电平）后，MTR_ARSTZ 继续保持低电平，直到被软件解除。在检测到 PWRGOOD 或任何内部生成的复位后，MTR_ARSTZ 也可以选择在大约 5µs 后被置为低电平。在所有情况下，该信号保持有效至少 2ms。请注意，ASIC 包含一个软件寄存器，可用于独立驱动此输出。ASIC 也包含一个软件寄存器，可用于在灯触发复位时禁用电机复位。
板级测试和初始化(3)
TDIN25I4JTAG 串行数据输入
TCKN24I4JTAG 串行数据时钟
TMS1P25I4JTAG 测试模式选择
TMS2P26I4JTAG 测试模式选择
TDO1N23O5JTAG 串行数据输出
TDO2N22O5JTAG 串行数据输出
TRSTZM23I4JTAG 复位。该信号包含一个内部上拉电阻且利用了磁滞。当 JTAG 接口用于边界扫描或 ARM 调试时，该引脚被拉至高电平（或保持未连接状态）。否则，将该引脚接地。若在正常运行期间未能将该引脚拉至低电平，会导致启动和初始化问题。
RTCKE4O2JTAG 返回时钟
ETM_PIPESTAT_2A4B2ETM 跟踪端口流水线状态。指示 ARM 内核的流水线状态。这些信号包含内部下拉电阻。
ETM_PIPESTAT_1B5B2
ETM_PIPESTAT_0C6B2
ETM_TRACESYNCA5B2ETM 跟踪端口同步信号，指示跟踪数据包端口上分支序列的开始。此信号包含一个内部下拉电阻。
ETM_TRACECLKD7B2ETM 跟踪端口时钟。此信号包含一个内部下拉电阻。
ICTSENM24I4IC 三态使能（高电平有效）。置为高电平将使所有输出（JTAG 接口除外）处于三态。此信号包含一个内部下拉电阻，不过为了加强保护，建议使用一个外部下拉电阻。使用磁滞
TSTPT_7E8B2测试引脚 7。此信号提供内部下拉电阻。
正常使用：保留用于测试输出。正常使用时建议保持开路或未连接
TSTPT_6B4B2测试引脚 6。此信号提供内部下拉电阻。
正常使用：保留用于测试输出。正常使用时建议保持开路或未连接
TSTPT_5C4B2测试引脚 5。此信号提供内部下拉电阻。
正常使用：保留用于测试输出。正常使用时建议保持开路或未连接
TSTPT_4E7B2测试引脚 4。此信号提供内部下拉电阻。
正常使用：保留用于测试输出。正常使用时建议保持开路或未连接
TSTPT_3D5B2测试引脚 3。此信号提供内部下拉电阻。
正常使用：保留用于测试输出。正常使用时建议保持开路或未连接。
TSTPT_2E6B2测试引脚 2。此信号提供内部下拉电阻。此外，建议提供跳线选项，以便将 TSTPT(2:0) 连接到外部上拉电阻。
TSTPT_1D3B2测试引脚 1。此信号提供内部下拉电阻。此外，建议提供跳线选项，以便将 TSTPT(2:0) 连接到外部上拉电阻。
TSTPT_0C2B2测试引脚 0。此信号提供内部下拉电阻。此外，建议提供跳线选项，以便将 TSTPT(2:0) 连接到外部上拉电阻。
器件测试
HW_TEST_ENM25I4器件制造测试使能。该信号包含一个内部下拉电阻且利用了磁滞。建议在正常运行时将该信号连接到外部接地，以加强保护。
模拟前端
AFE_ARSTZAC12O2模拟前端复位输出，低电平有效。将加电复位 (POSENSE) 置为低电平时，该输出立即置为低电平；并在 POSENSE 保持低电平期间保持低电平。在加电复位解除（即 POSENSE 设置为高电平）后，AFE_ARSTZ 继续保持低电平，直到被软件解除。在检测到 PWRGOOD 或任何内部生成的复位后，AFE_ARSTZ 也会在大约 5µs 后被置为低电平。在所有情况下，在软件解除复位条件后，该信号保持有效至少 2ms。请注意，ASIC 包含一个软件寄存器，可用于独立驱动此输出。
AFE_CLKAD12O6运行视频解码器所需的模拟前端外部时钟输出。支持可编程输出驱动
AFE_IRQAB13I4模拟前端中断（高电平有效）。该信号包含一个内部下拉电阻且利用了磁滞。
端口 1 和端口 2 通道数据和控制(4)(5)(6)(7)
P_CLK1AE22I4输入端口数据像素写入时钟（可选择上升沿或下降沿触发，以及选择与哪个端口相关联（A 或 B 或（A 和 B））。此信号包含一个内部下拉电阻。
P_CLK2W25I4输入端口数据像素写入时钟（可选择上升沿或下降沿触发，以及选择与哪个端口相关联（A 或 B 或（A 和 B））。此信号包含一个内部下拉电阻。
P_CLK3AF23I4输入端口数据像素写入时钟（可选择上升沿或下降沿触发，以及选择与哪个端口相关联（A 或 B 或（A 和 B））。此信号包含一个内部下拉电阻。
P_DATAEN1AF22I4高电平有效数据使能。可选择与哪个端口关联（A 或 B 或（A 和 B））。此信号包含一个内部下拉电阻。
P_DATAEN2W24I4高电平有效数据使能。可选择与哪个端口关联（A 或 B 或（A 和 B））。此信号包含一个内部下拉电阻。
P1_A_9AD15I4端口 1 A 通道输入像素数据（位权重 128）
P1_A_8AE15I4端口 1 A 通道输入像素数据（位权重 64）
P1_A_7AE14I4端口 1 A 通道输入像素数据（位权重 32）
P1_A_6AE13I4端口 1 A 通道输入像素数据（位权重 16）
P1_A_5AD13I4端口 1 A 通道输入像素数据（位权重 8）
P1_A_4AC13I4端口 1 A 通道输入像素数据（位权重 4）
P1_A_3AF14I4端口 1 A 通道输入像素数据（位权重 2）
P1_A_2AF13I4端口 1 A 通道输入像素数据（位权重 1）
P1_A_1AF12I4端口 1 A 通道输入像素数据（位权重 0.5）
P1_A_0AE12I4端口 1 A 通道输入像素数据（位权重 0.25）
P1_B_9AF18I4端口 1B 通道输入像素数据（位权重 128）
P1_B_8AB18I4端口 1B 通道输入像素数据（位权重 64）
P1_B_7AC15I4端口 1B 通道输入像素数据（位权重 32）
P1_B_6AC16I4端口 1B 通道输入像素数据（位权重 16）
P1_B_5AD16I4端口 1B 通道输入像素数据（位权重 8）
P1_B_4AE16I4端口 1B 通道输入像素数据（位权重 4）
P1_B_3AF16I4端口 1B 通道输入像素数据（位权重 2）
P1_B_2AF15I4端口 1B 通道输入像素数据（位权重 1）
P1_B_1AC14I4端口 1B 通道输入像素数据（位权重 0.5）
P1_B_0AD14I4端口 1B 通道输入像素数据（位权重 0.25）
P1_C_9AD20I4端口 1 C 通道输入像素数据（位权重 128）
P1_C_8AE20I4端口 1 C 通道输入像素数据（位权重 64）
P1_C_7AE21I4端口 1 C 通道输入像素数据（位权重 32）
P1_C_6AF21I4端口 1 C 通道输入像素数据（位权重 16）
P1_C_5AD19I4端口 1 C 通道输入像素数据（位权重 8）
P1_C_4AE19I4端口 1 C 通道输入像素数据（位权重 4）
P1_C_3AF19I4端口 1 C 通道输入像素数据（位权重 2）
P1_C_2AF20I4端口 1 C 通道输入像素数据（位权重 1）
P1_C_1AC19I4端口 1 C 通道输入像素数据（位权重 0.5）
P1_C_0AE18I4端口 1 C 通道输入像素数据（位权重 0.25）
P1_VSYNCAC20B2端口 1 垂直同步。此信号包含一个内部下拉电阻。虽然设计初衷是与端口 1 关联，但可将其编程为与端口 2 配合使用。
P1_HSYNCAD21B2端口 1 水平同步。此信号包含一个内部下拉电阻。虽然设计初衷是与端口 1 关联，但可将其编程为与端口 2 配合使用。
P2_A_9AD26I4端口 2 A 通道输入像素数据（位权重 128）
P2_A_8AD25I4端口 2 A 通道输入像素数据（位权重 64）
P2_A_7AB21I4端口 2 A 通道输入像素数据（位权重 32）
P2_A_6AC22I4端口 2 A 通道输入像素数据（位权重 16）
P2_A_5AD23I4端口 1 A 通道输入像素数据（位权重 8）
P2_A_4AB20I4端口 2 A 通道输入像素数据（位权重 4）
P2_A_3AC21I4端口 2 A 通道输入像素数据（位权重 2）
P2_A_2AD22I4端口 2 A 通道输入像素数据（位权重 1）
P2_A_1AE23I4端口 2 A 通道输入像素数据（位权重 0.5）
P2_A_0AB19I4端口 2 A 通道输入像素数据（位权重 0.25）
P2_B_9Y22I4端口 2 B 通道输入像素数据（位权重 128）
P2_B_8AB26I4端口 2 B 通道输入像素数据（位权重 64）
P2_B_7AA23I4端口 2 B 通道输入像素数据（位权重 32）
P2_B_6AB25I4端口 2 B 通道输入像素数据（位权重 16）
P2_B_5AA22I4端口 2 B 通道输入像素数据（位权重 8）
P2_B_4AB24I4端口 2 B 通道输入像素数据（位权重 4）
P2_B_3AC26I4端口 2 B 通道输入像素数据（位权重 2）
P2_B_2AB23I4端口 2 B 通道输入像素数据（位权重 1）
P2_B_1AC25I4端口 2 B 通道输入像素数据（位权重 0.5）
P2_B_0AC24I4端口 2 B 通道输入像素数据（位权重 0.25）
P2_C_9W23I4端口 2 C 通道输入像素数据（位权重 128）
P2_C_8V22I4端口 2 B 通道输入像素数据（位权重 64）
P2_C_7Y26I4端口 2 C 通道输入像素数据（位权重 32）
P2_C_6Y25I4端口 2 B 通道输入像素数据（位权重 16）
P2_C_5Y24I4端口 2 C 通道输入像素数据（位权重 8）
P2_C_4Y23I4端口 2 B 通道输入像素数据（位权重 4）
P2_C_3W22I4端口 2 C 通道输入像素数据（位权重 2）
P2_C_2AA26I4端口 2 B 通道输入像素数据（位权重 1）
P2_C_1AA25I4端口 2 C 通道输入像素数据（位权重 0.5）
P2_C_0AA24I4端口 2 B 通道输入像素数据（位权重 0.25）
P2_VSYNCU22B2端口 2 垂直同步。此信号包含一个内部下拉电阻。虽然设计初衷是与端口 2 关联，但可将其编程为与端口 1 配合使用。
P2_HSYNCW26B2端口 2 水平同步。此信号包含一个内部下拉电阻。虽然设计初衷是与端口 2 关联，但可将其编程为与端口 1 配合使用。
ALF 输入端口控制
ALF_VSYNCAF11I4自动锁定专用垂直同步。该信号包含一个内部下拉电阻且使用了磁滞。
ALF_HSYNCAD11I4自动锁定专用水平同步。该信号包含一个内部下拉电阻且使用了磁滞。
ALF_CSYNCAE11I4自动锁定专用复合同步（绿色同步）。该信号包含一个内部下拉电阻且使用了磁滞。
DMD 复位和偏置控制
DADOEZAE7O5DAD (DLPA200/DLPA300) 输出使能（低电平有效）
DADADDR_3AD6O5DAD 地址
DADADDR_2AE5O5
DADADDR_1AF4O5
DADADDR_0AB8O5
DADMODE_1AD7O5DAD 模式
DADMODE_0AE6O5
DADSEL_1AE4O5DAD 选择
DADSEL_0AC7O5
DADSTRBAF5O5DAD 选通
DAD_INTZAC8I4DAD 中断（低电平有效）。该信号通常需要外部上拉电阻并使用了磁滞。
DMD LVDS 接口
DCKA_PV4O7DMD、LVDS I/F 通道 A、差分时钟
DCKA_NV3O7
SCA_PV2O7DMD、LVDS I/F 通道 A、差分串行控制
SCA_NV1O7
DDA_P_15P4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_15P3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_14P2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_14P1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_12R1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_11T4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_11T3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_10T2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_10T1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_9U4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_9U3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_8U2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_8U1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_7W4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_7W3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_6W2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_6W1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_5Y2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_5Y1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_4Y4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_4Y3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_3AA2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_3AA1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_2AA4O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_2AA3O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_1AB2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_1AB1O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_P_0AC2O7DMD、LVDS I/F 通道 A、差分串行数据
DDA_N_0AC1O7DMD、LVDS I/F 通道 A、差分串行数据
DCKB_PJ3O7DMD、LVDS I/F 通道 A、差分时钟
DCKB_NJ4O7DMD、LVDS I/F 通道 A、差分时钟
SCB_PJ1O7DMD、LVDS I/F 通道 A、差分串行控制
SCB_NJ2O7DMD、LVDS I/F 通道 A、差分串行控制
DDB_P_15N1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_15N2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_14N3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_14N4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_13M2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_13M1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_12M3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_12M4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_11L1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_11L2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_10L3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_10L4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_9K1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_9K2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_8K3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_8K4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_7H1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_7H2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_6H3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_6H4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_5G1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_5G2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_4G3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_4G4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_3F1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_3F2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_2F3O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_2F4O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_1E1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_1E2O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_P_0D1O7DMD、LVDS I/F 通道 B、差分串行数据
DDB_N_0D2O7DMD、LVDS I/F 通道 B、差分串行数据
程序存储器（闪存和 SRAM）接口
PM_CSZ_0D13O5输入总线 D 数据位 3。
100Ω 内部 LVDS 端接
PM_CSZ_1E12O5
PM_CSZ_2A13O5输入总线 D 数据位 5。
100Ω 内部 LVDS 端接
PM_ADDR_22 (GPIO 36)A12B5
PM_ADDR_21 (GPIO 35)E11B5输入总线 D 数据位 10。
100Ω 内部 LVDS 端接
PM_ADDR_20D12O5
PM_ADDR_19C12O5输入总线 D 数据位 11。
100Ω 内部 LVDS 端接
PM_ADDR_18B11O5
PM_ADDR_17A11O5输入总线 D 数据位 12。
100Ω 内部 LVDS 端接
PM_ADDR_16D11O5
PM_ADDR_15C11O5输入总线 D 数据位 13。
100Ω 内部 LVDS 端接
PM_ADDR_14E10O5
PM_ADDR_13D10O5输入总线 D 数据位 14。
100Ω 内部 LVDS 端接
PM_ADDR_12C10O5
PM_ADDR_11B9O5输入总线 D 数据位 15。
100Ω 内部 LVDS 端接
PM_ADDR_10A9O5
PM_ADDR_9E9O5将总线 A 数据位 0 输出到 DMD
PM_ADDR_8D9O5
PM_ADDR_7C9O5将总线 A 数据位 1 输出到 DMD
PM_ADDR_6B8O5
PM_ADDR_5A8O5将总线 A 数据位 2 输出到 DMD
PM_ADDR_4D8O5
PM_ADDR_3C8O5将总线 A 数据位 3 输出到 DMD
PM_ADDR_2B7O5
PM_ADDR_1A7O5将总线 A 数据位 4 输出到 DMD
PM_ADDR_0C7O5
PM_WEZB12O5将总线 A 数据位 5 输出到 DMD
PM_OEZC13O5
PM_BLSZ_1B6O5将总线 A 数据位 6 输出到 DMD
PM_BLSZ_0A6O5
PM_DATA_15C17B5将总线 A 数据位 7 输出到 DMD
PM_DATA_14B16B5
PM_DATA_13A16B5将总线 A 数据位 8 输出到 DMD
PM_DATA_12A15B5
PM_DATA_11B15B5将总线 A 数据位 9 输出到 DMD
PM_DATA_10D16B5
PM_DATA_9C16B5将总线 A 数据位 10 输出到 DMD
PM_DATA_8E14B5
PM_DATA_7D15B5将总线 A 数据位 11 输出到 DMD
PM_DATA_6C15B5
PM_DATA_5B14B5将总线 A 数据位 12 输出到 DMD
PM_DATA_4A14B5
PM_DATA_3E13B5将总线 A 数据位 13 输出到 DMD
PM_DATA_2D14B5
PM_DATA_1C14B5将总线 A 数据位 14 输出到 DMD
PM_DATA_0B13B5
外设接口
IIC0_SCLA10B8I2C 总线 0，时钟。此总线支持 400kHz 快速模式运行。此信号需要外部上拉至 3.3V。最小可接受上拉电阻值为 1kΩ。此输入不能承受 5V 电压。
IIC0_SDAB10B82C 总线 0，数据。此总线支持 400kHz 快速模式运行。此信号需要外部上拉至 3.3V。最小可接受上拉电阻值为 1kΩ。此输入不能承受 5V 电压。
SSP0_CLKAD4B5同步串行端口 0，时钟
SSP0_RXDAD5I4同步串行端口 0，接收数据输入
SSP0_TXDAB7O5同步串行端口 0，发送数据输出
SSP0_CSZ_0AC5B5同步串行端口 0，片选 0（低电平有效）
SSP0_CSZ_1AB6B5同步串行端口 0，片选 1（低电平有效）
SSP0_CSZ_2AC3B5同步串行端口 0，片选 2（低电平有效）
UART0_TXDAB3O5UART0 发送数据输出
UART0_RXDAD1O5UART0 接收数据输入
UART0_RTSZAD2O5UART0 准备发送硬件流控制输出（低电平有效）
UART0_CTSZAE2I4UART0 允许发送硬件流控制输入（低电平有效）
USB_DAT_NC5B9USB D- I/O
USB_DAT_PD6B9USB D+ I/O
PMD_INTZAE8I4从 DLPA100 中断（低电平有效）。该信号需要一个外部上拉电阻。使用磁滞
CW_PWMAD8O5色轮控制 PWM 输出
CW_INDEXAF7O5色轮索引。使用磁滞
LMPCTRLAC9O5灯控制输出。灯使能和同步到镇流器
LMPSTATAF8I4灯状态输入。灯亮起后，从镇流器驱动为高电平。
通用 I/O (GPIO)(8)备用功能 1备用功能 2
GPIO_82E3B5不适用不适用
GPIO_81AB10B2保留不适用
GPIO_80AD9B2IR_ENABLE (O)不适用
GPIO_79AE9B2保留不适用
GPIO_78AF9B2FIELD_3D_LR (I)不适用
GPIO_77AB11B2SAS_INTGTR_EN (O)SENSE_PWM_OUT (O)
GPIO_76AC10B2SAS_CSZ (O)不适用
GPIO_75AD10B2SAS_DO (O)SENSE_FREQ_IN (I)
GPIO_74AE10B2SAS_DI (I)SENSE_COMP_IN (I)
GPIO_73AF10B2SAS_CLK (O)不适用
GPIO_72K24B2SSP2_DI (I)不适用
GPIO_71K23B2SSP2_CLK (B)不适用
GPIO_70K22B2SSP2_CSZ_1 (B)不适用
GPIO_69J26B2SSP2_CSZ_0 (B)不适用
GPIO_68J25B2SSP2_DO (O)不适用
GPIO_67J24B2SP_Data_7 (O)SSP2_CSZ_2 (B)
GPIO_66J23B2SP_Data_6 (O)SSP0_CSZ_5 (B)
GPIO_65J22B2SP_Data_5 (O)不适用
GPIO_64H26B2SP_Data_4 (O)CW_PWM_2 (O)
GPIO_63H25B2SP_Data_3 (O)CW_INDEX_2 (I)
GPIO_62H24B2SP_Data_2 (O)SP_VC_FDBK (I)
GPIO_61H23B2SP_Data_1 (O)不适用
GPIO_60H22B2SP_Data_0 (O)不适用
GPIO_59G26B2SP_WG_CLK (O)不适用
GPIO_58G25B2LED_SENSE_PULSE (O)不适用
GPIO_57F25B2保留不适用
GPIO_56G24B2UART2_RXD (O)不适用
GPIO_55G23B2UART2_TXD (O)不适用
GPIO_54F26B2PROG_AUX_7 (O)不适用
GPIO_53E26B2PROG_AUX_6 (O)不适用
GPIO_52AB12B2CSP_Data (O)ALF_CLAMP (O)
GPIO_51AC11B2CSP_CLK (O)ALF_COAST (O)
GPIO_50V23B2保留HBT_CLKOUT (O)
GPIO_49V24B2保留HBT_DO (O)
GPIO_48V25B2保留HBT_CLKIN_2 (I)
GPIO_47V26B2保留HBT_DI_2 (I)
GPIO_46T22B2保留HBT_CLKIN_1 (I)
GPIO_45U23B2保留HBT_DI_1 (I)
GPIO_44U24B2保留HBT_CLKIN_0 (I)
GPIO_43U25B2保留HBT_DI_0 (I)
GPIO_42U26B2保留SSP0_CSZ4 (B)
GPIO_41R22B2保留DASYNC (I)
GPIO_40T23B2保留FSD12 (O)
GPIO_39F24B2SW 保留（引导保持）SW 保留（引导保持）
GPIO_38E25B2SW 保留（USB 枚举使能）SW 保留（USB 枚举使能）
GPIO_37G22B2不适用不适用
GPIO_36A12B2PM_ADDR_22 (O)I2C_2 SDA (B)
GPIO_35E11B2PM_ADDR_21 (O)I2C_2 SCL (B)
GPIO_34F23B2SSP1_CSZ_1 (B)不适用
GPIO_33D26B2SSP1_CSZ_0 (B)不适用
GPIO_32E24B2SSP1_DO (O)不适用
GPIO_31F22B2SSP1_DI (I)不适用
GPIO_30D25B2SSP1_CLK (B)不适用
GPIO_29E23B2IR1 (I)SSP2 BC CSZ (B)
GPIO_28C26B2IR0 (I)SSP2 BC CSZ (B)
GPIO_27AB4B2SSP0_CSZ3 (B)不适用
GPIO_26D24B2蓝色 LED 使能 (O)UART2 TXD (O)
GPIO_25C25B2绿色 LED 使能 (O)LAMPSYNC (O)
GPIO_24B26B2红色 LED 使能 (O)不适用
GPIO_23E21B2LED 双电流控制 (O)不适用
GPIO_22D22B2LED 双电流控制 (O)不适用
GPIO_21E20B2LED 双电流控制 (O)不适用
GPIO_20C23B2不适用不适用
GPIO_19D21B2不适用不适用
GPIO_18B24B2不适用不适用
GPIO_17C22B2通用时钟 2 (O)不适用
GPIO_16B23B2通用时钟 1 (O)不适用
GPIO_15E19B2I2C_1 SDA (B)不适用
GPIO_14D20B2I2C_1 SCL (B)不适用
GPIO_13C21B2PWM IN_1 (I)I2C_2 SDA (B)
GPIO_12B22B2PWM IN_0 (I)I2C_2 SCL (B)
GPIO_11A23B2PWM STD_7 (O)不适用
GPIO_10A22B2PWM STD_6 (O)不适用
GPIO_9B21B2PWM STD_5 (O)不适用
GPIO_8A21B2PWM STD_4 (O)不适用
GPIO_7A20B2PWM STD_3 (O)不适用
GPIO_6C20B2PWM STD_2 (O)不适用
GPIO_5B20B2PWM STD_1 (O)不适用
GPIO_4B19B2PWM STD_0 (O)不适用
GPIO_3A19B2UART1_RTSZ (O)不适用
GPIO_2E18B2UART1_CTSZ (I)不适用
GPIO_1D19B2UART1_RXD (I)不适用
GPIO_0C19B2UART1_TXD (O)不适用
时钟和 PLL 支持
MOSCM26I10系统时钟振荡器输入 (3.3V LVTTL)。请注意，POSENSE 从低电平切换为高电平后，MOSC 必须保持稳定最长 25ms。
MOSCNN26O10MOSC 晶体回路
OCLKAAF6O5通用输出时钟 A，用于驱动 CW 电机控制器。该频率可通过软件编程。加电默认 787KHz。请注意，输出频率不受非加电复位操作影响（它保持最后编程的值）。
双控制器支持
SEQ_SYNCAB9B3序列同步。此信号仅用于多控制器配置，此时每个控制器的 SEQSYNC 信号与外部上拉电阻相连。对于单控制器配置，该信号被拉至高电平或低电平，不允许悬空。
电源和接地
VDD33F20、F17、F11、F8、L21、R21、Y21、AA19、AA16、AA10、AA7POWER3.3V I/O 电源
VDD18C1、F5、G6、K6、M5、P5、T5、W6、AA5、AE1、H5、N6、T6、AA13、U21、P21、H21、F14POWER1.8V 内部 DRAM 和 LVDS I/O 电源
VDD11F19、F16、F13、F10、F7、H6、L6、P6、U6、Y6、AA8、AA11、AA14、AA17、AA20、W21、T21、N21、K21、G21、L11、T11、T16、L16POWER1.1V1.15V 内核电源
VDD_PLLDL22POWER1.1V1.15V DMD 时钟发生器 PLL 数字电源
VSS_PLLDL23接地1.1V1.15V DMD 时钟发生器 PLL 数字接地
VAD_PLLDK25POWER1.8V DMD 时钟发生器 PLL 模拟电源
VAS_PLLDK26接地1.8V DMD 时钟发生器 PLL 模拟接地
VDD_PLLM1L26POWER1.1V1.15V 主 LS 时钟发生器 PLL 数字电源
VSS_PLLM1M22接地1.1V1.15V 主 LS 时钟发生器 PLL 数字接地
VAD_PLLM1L24POWER1.8V 主 LS 时钟发生器 PLL 模拟电源
VAS_PLLM1L25接地1.8V 主 LS 时钟发生器 PLL 模拟接地
VDD_PLLM2P23POWER1.1V 主 HS 时钟发生器 PLL 数字电源
VSS_PLLM2P24接地1.1V 主 HS 时钟发生器 PLL 数字接地
VAD_PLLM2R25POWER1.8V 主 HS 时钟发生器 PLL 模拟电源
VAS_PLLM2R26接地1.8V 主 HS 时钟发生器 PLL 模拟接地
VAD_PLLSR23POWER1.1V 视频 2X 时钟发生器 PLL 模拟电源
VAS_PLLSR24接地1.1V 视频 2X 时钟发生器 PLL 模拟接地
L-VDQPAD_[7:0]、R-VDQPAD_[7:0]B18、D18、B17、E17、A18、C18、A17、D17、AE17、AC17、AF17、AC18、AB16、AD17、AB17、AD18RESERVED这些引脚必须直接接地才能正常运行。
CFO_VDD33AE26RESERVED必须将该引脚直接连接到 3.3 I/O 电源 (VDD33) 才能正常运行。
VTEST1、VTEST2、VTEST3、VTEST4AB14、AB15、E15、E16RESERVED这些引脚必须直接接地才能正常运行。
LVDS_AVS1、LVDS_AVS2V5、K5POWER这些引脚必须直接接地才能正常运行。
VPGMAC6POWER该引脚必须直接接地才能正常运行。
接地A26、A25、A24、B25、C24、D23、E22、F21、F18、F15、F12、F9、F6、E5、D4、C3、B3、A3、B2、A2、B1、A1,G5、J5、J6、L5、M6、N5、R5、R6、U5、V6、W5、Y5、AA6、AB5、AC4、AD3、AE3、AF3、AF2、AF1、AA9、AA12、AA15、AA18、AA21、AB22、AC23、AD24、AE24、AF24、AE25、AF25、AF26、V21、M21、J21、L15、L14、L13、L12、M16、M15、M14、M13、M12、M11、N16、N15、N14、N13、N12、N11、P16、P15、P14、P13、P12、P11、R16、R15、R14、R13、R12、R11、T15、T14、T13、T12接地公共接地
(1) 有关处理未使用引脚的说明，请参阅未使用 CMOS 类型引脚的一般处理指南。
(2) I/O 类型：I = 输入、O = 输出、B = 双向、H = 磁滞。有关下标的说明，请参阅表 4-2。
(3) 所有 JTAG 信号均与 LVTTL 兼容。
(4) 端口 1 和 2 均可用于支持给定产品的多个源端选项（例如 AFE 和 HDMI）。为此，必须将两个源端元件的数据总线连接到相同的端口引脚（1 或 2），并对 DLPC6422 器件加以控制以将“无效”源设置为三态。将它们按这种方式连接在一起会由于三态路径上的反射而导致一定程度的信号衰减。鉴于时钟是最关键的信号，三个端口时钟（1、2 和 3）提供了提高信号完整性的选项。
(5) 端口 1 和 2 可以单独用作两个 30 位端口，也可以组合成一个 60 位端口（通常用于高数据速率源），以便每个时钟传输两个像素。
(6) 端口 1 和 2 的 A、B、C 输入数据通道可在内部重新配置和重新映射，以实现最优的电路板布局。
(7) 当连接到 DLPC6422 控制器时，每个颜色分量通道的输入源若未达到完整的 10 位，必须进行 MSB 对齐并将 LSB 置零。例如，必须将每种颜色的 8 位输入连接到相应 A、B、C 输入通道的 9:2 位。
(8) GPIO 信号必须通过软件配置为输入、输出、双向或漏极开路。某些 GPIO 具有一种或多种备用模式，这些模式也可通过软件进行配置。所有可选 GPIO 的复位默认设置为输入信号。但是，除通用时钟和 PWM 生成之外，连接到这些 GPIO 引脚的任何备用功能都处于复位状态。每个配置为漏极开路的信号都需要一个外部上拉电阻器连接至 3.3V 电源。可能需要外部上拉或下拉电阻器来实现稳定运行，才能通过软件配置这些端口。
表 4-2 I/O 类型下标定义
下标说明ESD 结构
2具有 8mA 驱动的 3.3V LVTTL I/O 缓冲器连接到 VDD33 和 GROUND 的 ESD 二极管
3具有 12mA 驱动的 3.3V LVTTL I/O 缓冲器
43.3V LVTTL 接收器
5具有 8mA 驱动和转换率控制功能的 3.3V LVTTL I/O 缓冲器
6具有可编程的 4mA、8mA 或 12mA 驱动的 3.3V LVTTL I/O 缓冲器
71.8V LVDS (DMD I/F)
8具有 3mA 灌电流的 3.3V I2C
9与 USB 兼容 (3.3V)
10与 OSC 3.3V I/O 兼容的 LVTTL