ZHCSZ40A June   2025  – October 2025 DLPC6422

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  建议运行条件
    3. 5.3  热性能信息
    4. 5.4  电气特性
    5. 5.5  ESD 等级
    6. 5.6  系统振荡器时序要求
    7. 5.7  测试和复位时序要求
    8. 5.8  JTAG 接口：I/O 边界扫描应用时序要求
    9. 5.9  端口 1 输入像素时序要求
    10. 5.10 端口 3 输入像素接口（通过 GPIO）时序要求
    11. 5.11 DMD LVDS 接口时序要求
    12. 5.12 同步串行端口 (SSP) 接口时序要求
    13. 5.13 可编程输出时钟开关特性
    14. 5.14 同步串行端口接口 (SSP) 开关特性
    15. 5.15 JTAG 接口：I/O 边界扫描应用开关特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 系统复位操作
        1. 6.3.1.1 加电复位操作
        2. 6.3.1.2 系统复位操作
      2. 6.3.2 展频时钟发生器支持
      3. 6.3.3 GPIO 接口
      4. 6.3.4 源输入消隐
      5. 6.3.5 视频图形处理延迟
      6. 6.3.6 程序存储器闪存/SRAM 接口
      7. 6.3.7 校准和调试支持
      8. 6.3.8 板级测试支持
    4. 6.4 器件功能模式
      1. 6.4.1 待机模式
      2. 6.4.2 工作模式
        1. 6.4.2.1 正常配置
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
        1. 7.2.1.1 建议的 MOSC 晶体振荡器配置
      2. 7.2.2 详细设计过程
    3. 7.3 电源要求和建议
      1. 7.3.1 系统电源规定
      2. 7.3.2 系统加电序列
      3. 7.3.3 上电检测 (POSENSE) 支持
      4. 7.3.4 系统环境和默认值
        1. 7.3.4.1 DLPC6422 系统加电和复位默认条件
        2. 7.3.4.2 1.1V 1.15V 系统电源
        3. 7.3.4.3 1.8V 系统电源
        4. 7.3.4.4 3.3V 系统电源
        5. 7.3.4.5 电源正常 (PWRGOOD) 支持
        6. 7.3.4.6 5V 耐受支持
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 内部 DLPC6422 电源的 PCB 布局指南
        2. 7.4.1.2 提升自动锁定性能的 PCB 布局指南
        3. 7.4.1.3 DMD 接口注意事项
        4. 7.4.1.4 布局示例
        5. 7.4.1.5 散热注意事项
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 器件支持
      1. 8.2.1 视频时序参数定义
      2. 8.2.2 器件命名规则
      3. 8.2.3 器件命名规则
      4. 8.2.4 器件标识
        1. 8.2.4.1 器件标识
    3. 8.3 文档支持
      1. 8.3.1 相关文档
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZPC|516
散热焊盘机械数据 (封装 | 引脚)

7.4.1.3 DMD 接口注意事项

DLPC6422 控制器上的高速接口（即 LVDS DMD 接口）波形质量和时序取决于互连系统的总长度、布线之间的间距、特征阻抗、蚀刻损耗以及与接口上长度的匹配程度。因此，确保正时序裕度需要注意许多因素。

例如，DMD 接口系统时序裕度可按如下方式计算：

  • 建立裕度 =（DLPC6422 输出建立）–（DMD 输入建立）–（PCB 布线失配）–（PCB SI 降低）
  • 保持裕度 =（DLPC6422 输出保持）–（DMD 输入保持）–（PCB 布线失配）–（PCB SI 降低）

其中 PCB SI 降低 是 PCB 效应导致的信号完整性降低，包括同时开关输出 (SSO) 噪声、串扰和码间串扰 (ISI) 噪声。控制器 I/O 时序参数以及 DMD I/O 时序参数可在相应的数据表中找到。同样，可通过受控的 PCB 布线对 PCB 布线失配 问题制定预算并予以解决。然而，PCB SI 降低的评估并非如此简单。

为了尽可能简化信号完整性分析，提供了以下 PCB 设计指南作为参考，旨在构建同时满足波形质量与时序要求的互连系统（综合考虑 PCB 布线失配与 PCB SI 降低）。偏离这些建议的设计也可能可行，但必须通过 PCB 信号完整性分析或实验室测量加以确认

PDB 设计：

● 配置 非对称双带状线
● 蚀刻厚度 1.0oz 铜 (1.2mil)
● 柔性蚀刻厚度 0.5oz 铜 (0.6mil)
● 单端信号阻抗 50Ω (+/– 10%)
● 差分信号阻抗 100Ω 差分 (+/– 10%)

PCB 层叠：

● 假设参考平面 1 是用于提供适当返回路径的接地平面
● 假设参考平面 2 为 I/O 电源平面或接地
● 电介质 FR4，(Er)： 4.2（标称值）
● 信号布线到参考平面 1 的距离 (H1) 5.0mil（标称值）
● 信号布线到参考平面 2 的距离 (H2) 34.2mil（标称值）
DLPC6422 PCB 层叠几何形状图 7-6 PCB 层叠几何形状
表 7-3 通用 PCB 布线（适用于所有相应的 PCB 信号）
参数 应用 单端信号 差分对 单位
线宽 (W)(1) 焊球区域迂回布线 4 (0.1) 4 (0.1) mil (mm)
PCB 蚀刻数据或控制 7 (0.18) 4.25 (0.11) mil (mm)
PCB 蚀刻时钟 7 (0.18) 4.25 (0.11) mil (mm)
与其他信号的最小线路间距 (S) 焊球区域迂回布线 4 (0.1) 4 (0.1) mil (mm)
PCB 蚀刻数据或控制 10 (0.25) 20 (0.51) mil (mm)
PCB 蚀刻时钟 20 (0.51) 20 (0.51) mil (mm)
(1) 需通过调整线宽来满足阻抗要求。
表 7-4 DMD I/F、PCB 互连长度匹配要求
信号组长度匹配
I/F 信号组 基准信号 最大失配 单位
DMD (LVDS) SCA_P、SCA_N、DDA_P(15:0)、DDA_N(15:0) DCKA_P、DCKA_N +/-150 (+/–3.81) mil (mm)
DMD (LVDS) SCB_P、SCB_N、DDB_P(15:0)、DDB_N(15:0) DCKB_P、DCKB_N +/-150 (+/–3.81) mil (mm)

层数变化：

  • 单端信号：最小化
  • 差分信号：各个差分对可以铺设在不同的层上，但给定差分对的信号通常不应更改层。

端接要求：

  • DMD 接口 — 无，DMD 接收器在内部差分端接至 100Ω

    连接器（仅限 DMD LVDS I/F 总线）— 必须使用满足以下要求的高速连接器：

    ● 差分串扰 <5%
    ● 差分阻抗 75Ω - 125Ω

直角连接器的布线要求：

使用直角连接器时，P-N 对必须铺设在同一行，以更大限度地减少延迟失配，并且必须根据相关的 PCB 蚀刻长度考虑每行的传播延迟差异。