ZHCSZ40 数据表 | 德州仪器 TI.com.cn

ZHCSZ40A June 2025 – October 2025 DLPC6422

PRODUCTION DATA

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

ZPC|516

散热焊盘机械数据 (封装 | 引脚)

5.9 端口 1 输入像素时序要求

		测试条件	最小值	最大值	单位
f_clock	时钟频率，P_CLK1、P_CLK2、P_CLK3（30 位总线）		12	175	MHz
f_clock	时钟频率，P_CLK1、P_CLK2、P_CLK3（60 位总线）		12	160	MHz
f_clock	时钟频率，P_CLK1、P_CLK2、P_CLK3（60 位总线）		12	141	MHz
t_C	周期时间，P_CLK1、P_CLK2、P_CLK3		5.714	83.33	ns
t_W(H)	脉冲持续时间，高电平	50% 至 50% 基准点（信号）	2.3		ns
t_W(L)	脉冲持续时间，低电平	50% 至 50% 基准点（信号）	2.3		ns
t_jp	时钟周期抖动，P_CLK1、P_CLK2、P_CLK3	最大 ƒ_clock		请参阅⁽²⁾	ps
t_t	切换时间，t_t = t_f/t_r，P_CLK1、P_CLK2、P_CLK3	20% 至 80% 基准点（信号）	0.6	2.0	ns
t_t	切换时间，t_t = t_f/t_r，P1_A(9-0)、P1_B(9-0)、P1_C(9-0)、P1_HSYNC、P1_VSYNC、P1_DATAEN	20% 至 80% 基准点（信号）	0.6	3.0	ns
t_t	切换时间，t_t = t_f/t_r，ALF_HSYNC、ALF_VSYNC、ALF_CSYNC⁽¹⁾	20% 至 80% 基准点（信号）	0.6	3.0	ns
建立和保持时间
t_su	建立时间，P1_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P1_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P1_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P1_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P1_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P1_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P1_VSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P1_VSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P1_HSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P1_HSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P2_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P2_A(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P2_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P2_B(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P2_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P2_C(9-0)，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P2_VSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P2_VSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P2_HSYNC，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P2_HSYNC 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P_DATAEN1，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P_DATAEN1 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_su	建立时间，P_DATAEN2，在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_h	保持时间，P_DATAEN2 在 P_CLK1↑↓、P_CLK2↑↓ 或 P_CLK3↑↓ 前有效		0.8		ns
t_w(A)	VSYNC 有效脉冲宽度		1		视频线路
t_w(A)	HSYNC 有效脉冲宽度		16		像素时钟

(1) ALF_CSYNC、ALF_VSYNC 和 ALF_HSYNC 是同步信号。

(2) 对于低于 175MHZ 的频率 (fclock)，可按以下公式获得抖动：最大时钟抖动 = ± [ (1/ƒ_clock) – 5414ps]