ZHCSZ40A June   2025  – October 2025 DLPC6422

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  建议运行条件
    3. 5.3  热性能信息
    4. 5.4  电气特性
    5. 5.5  ESD 等级
    6. 5.6  系统振荡器时序要求
    7. 5.7  测试和复位时序要求
    8. 5.8  JTAG 接口：I/O 边界扫描应用时序要求
    9. 5.9  端口 1 输入像素时序要求
    10. 5.10 端口 3 输入像素接口（通过 GPIO）时序要求
    11. 5.11 DMD LVDS 接口时序要求
    12. 5.12 同步串行端口 (SSP) 接口时序要求
    13. 5.13 可编程输出时钟开关特性
    14. 5.14 同步串行端口接口 (SSP) 开关特性
    15. 5.15 JTAG 接口：I/O 边界扫描应用开关特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 系统复位操作
        1. 6.3.1.1 加电复位操作
        2. 6.3.1.2 系统复位操作
      2. 6.3.2 展频时钟发生器支持
      3. 6.3.3 GPIO 接口
      4. 6.3.4 源输入消隐
      5. 6.3.5 视频图形处理延迟
      6. 6.3.6 程序存储器闪存/SRAM 接口
      7. 6.3.7 校准和调试支持
      8. 6.3.8 板级测试支持
    4. 6.4 器件功能模式
      1. 6.4.1 待机模式
      2. 6.4.2 工作模式
        1. 6.4.2.1 正常配置
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
        1. 7.2.1.1 建议的 MOSC 晶体振荡器配置
      2. 7.2.2 详细设计过程
    3. 7.3 电源要求和建议
      1. 7.3.1 系统电源规定
      2. 7.3.2 系统加电序列
      3. 7.3.3 上电检测 (POSENSE) 支持
      4. 7.3.4 系统环境和默认值
        1. 7.3.4.1 DLPC6422 系统加电和复位默认条件
        2. 7.3.4.2 1.1V 1.15V 系统电源
        3. 7.3.4.3 1.8V 系统电源
        4. 7.3.4.4 3.3V 系统电源
        5. 7.3.4.5 电源正常 (PWRGOOD) 支持
        6. 7.3.4.6 5V 耐受支持
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 内部 DLPC6422 电源的 PCB 布局指南
        2. 7.4.1.2 提升自动锁定性能的 PCB 布局指南
        3. 7.4.1.3 DMD 接口注意事项
        4. 7.4.1.4 布局示例
        5. 7.4.1.5 散热注意事项
  9. 8 器件和文档支持
    1. 8.1 第三方产品免责声明
    2. 8.2 器件支持
      1. 8.2.1 视频时序参数定义
      2. 8.2.2 器件命名规则
      3. 8.2.3 器件命名规则
      4. 8.2.4 器件标识
        1. 8.2.4.1 器件标识
    3. 8.3 文档支持
      1. 8.3.1 相关文档
    4. 8.4 接收文档更新通知
    5. 8.5 支持资源
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZPC|516
散热焊盘机械数据 (封装 | 引脚)

5.14 同步串行端口接口 (SSP) 开关特性

在自然通风条件下的工作温度范围内，CL（最小时序）= 5pF，CL（最大时序）= 50pF（除非另有说明）
参数测试条件从（输入）至（输出）最小值最大值单位
fclock时钟频率，SSPx_CLK不适用SSPx_CLK7325000kHz
tc周期时间，SSPx_CLK不适用SSPx_CLK0.04013.6µs
tW(H)脉冲持续时间，高电平50% 至 50% 基准点（信号）不适用SSPx_CLK40%
tW(L)脉冲持续时间，低电平50% 至 50% 基准点（信号）不适用SSPx_CLK40%
主要 SSP(1)
tpd输出传播，时钟到 Q，SSPx_DO(2)SSPx_CLK↓SSPx_DO-55ns
tpd输出传播，时钟到 Q，SSPx_DO(2)SSPx_CLK↑SSPx_DO-55ns
辅助 SSP(1)
tpd输出传播，时钟到 Q，SSPx_DO(2)SSPx_CLK↓SSPx_DO034ns
tpd输出传播，时钟到 Q，SSPx_DO(2)SSPx_CLK↑SSPx_DO034ns
(1) SSP 可用作主要 SSP 或辅助 SSP。当用作主要器件时，SSP 可配置为采用与发送下一 DO 信号相同的内部时钟边沿对 DI 进行采样，此举可提供一个完整周期（而非半周期）的时序路径，从而实现在更高 SPI 时钟频率下运行。
(2) SSP 可采用四种不同的工作模式/配置。
表 5-1 SSP 时钟工作模式
SPI 时钟模式SPI 时钟极性 (CPOL)SPI 时钟相位 (CPHA)
000
101
210
311