ZHCSSF9 june   2023 CDCE6214Q1TM

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 说明（续）
  7. 6 器件比较
  8. 7 引脚配置和功能
  9. 8 规格
    1. 8.1  绝对最大额定值
    2. 8.2  ESD 等级
    3. 8.3  建议运行条件
    4. 8.4  热性能信息
    5. 8.5  EEPROM 特性
    6. 8.6  基准输入，单端特性
    7. 8.7  基准输入，差分特性
    8. 8.8  基准输入，晶体模式特性
    9. 8.9  通用输入特性
    10. 8.10 三电平输入特性
    11. 8.11 逻辑输出特性
    12. 8.12 锁相环特性
    13. 8.13 闭环输出抖动特性
    14. 8.14 输入和输出隔离
    15. 8.15 缓冲模式特性
    16. 8.16 PCIe 展频发生器
    17. 8.17 LVCMOS 输出特性
    18. 8.18 LP-HCSL 输出特性
    19. 8.19 LVDS 输出特性
    20. 8.20 输出同步特性
    21. 8.21 上电复位特性
    22. 8.22 与 I2C 兼容的串行接口特性
    23. 8.23 时序要求，与 I2C 兼容的串行接口
    24. 8.24 电源特性
    25. 8.25 典型特性
  10. 9 参数测量信息
    1. 9.1 基准输入
    2. 9.2 输出
    3. 9.3 串行接口
    4. 9.4 PSNR 测试
    5. 9.5 时钟连接和端接
      1. 9.5.1 基准输入
      2. 9.5.2 输出
  11. 10详细说明
    1. 10.1 概述
    2. 10.2 功能方框图
    3. 10.3 特性说明
      1. 10.3.1 基准块
        1. 10.3.1.1 零延迟模式，内部和外部路径
      2. 10.3.2 锁相环 (PLL)
        1. 10.3.2.1 PLL 配置和分频器设置
        2. 10.3.2.2 扩频时钟
        3. 10.3.2.3 数字控制振荡器和频率递增或递减 - 串行接口模式和 GPIO 模式
      3. 10.3.3 时钟分配
        1. 10.3.3.1 无毛刺运行
        2. 10.3.3.2 分频器同步
        3. 10.3.3.3 全局和单独输出使能
      4. 10.3.4 电源和电源管理
      5. 10.3.5 控制引脚
    4. 10.4 器件功能模式
      1. 10.4.1 运行模式
        1. 10.4.1.1 回退模式
        2. 10.4.1.2 引脚模式
        3. 10.4.1.3 串行接口模式
    5. 10.5 编程
      1. 10.5.1 I2C 串行接口
      2. 10.5.2 EEPROM
        1. 10.5.2.1 EEPROM - 循环冗余校验
        2. 10.5.2.2 建议的编程过程
        3. 10.5.2.3 EEPROM 访问
          1. 10.5.2.3.1 寄存器提交流程
          2. 10.5.2.3.2 直接访问流程
        4. 10.5.2.4 寄存器位到 EEPROM 映射
  12. 11应用和实施
    1. 11.1 应用信息
    2. 11.2 典型应用
      1. 11.2.1 设计要求
      2. 11.2.2 详细设计过程
      3. 11.2.3 应用曲线
    3. 11.3 电源相关建议
      1. 11.3.1 上电序列
      2. 11.3.2 去耦合
    4. 11.4 布局
      1. 11.4.1 布局指南
      2. 11.4.2 布局示例
  13. 12器件和文档支持
    1. 12.1 器件支持
      1. 12.1.1 开发支持
      2. 12.1.2 器件命名规则
    2. 12.2 接收文档更新通知
    3. 12.3 支持资源
    4. 12.4 商标
    5. 12.5 静电放电警告
    6. 12.6 术语表
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

10.3.3 时钟分配

VCO 输出连接到两个可单独配置的预分频器，从而提供片上时钟分配 - PSA 和 PSB。PSA 和 PSB 可单独配置为 /4、/5 或/6 的分频值。

时钟分配由四个输出通道组成。每个输出通道包含一个具有无毛刺切换和同步功能的整数分频器 (IOD)。

IOD 可由 PSA、PSB 或基准时钟提供时钟源。可以绕过 IOD 以在输出端提供基准时钟。

有五个输出通道 – OUT0、OUT1、OUT2、OUT3 和 OUT4。

OUT0 是一个压摆率可控 LVCMOS 输出。基准时钟或 PFD 时钟可通过时钟分配网络路由到该输出。

OUT1 和 OUT4 是相同的输出通道。该通道中的输出缓冲器与各种信号标准（LVCMOS、LP-HCSL 和类似 LVDS）兼容。

OUT2 和 OUT3 是相同的输出通道。该通道中的输出缓冲器与各种信号标准（LP-HCSL 和类似 LVDS）兼容。

  • LP-HCSL 输出缓冲器可以直接连接到接收器，无需任何接地终端电阻器。LP-HCSL 的输出阻抗被修整为 50Ω ± 10%。可以使用一个串联电阻器来适应引线阻抗。
  • 类似 LVDS 输出需要在正极性和负极性输出引脚之间连接一个差分终端。该终端可以直接连接，也可以通过交流耦合电容器连接。对于 50Ω 系统，100Ω 差分终端是合适的。
  • LVCMOS 输出仅针对容性负载而设计。正负输出引脚的极性可单独配置。
差分缓冲器支持高达 328.125MHz 的广泛输出频率。LVCMOS 支持高达 200MHz 的频率。

表 10-9 为输出配置输入基准、PFD 或 PLL 时钟(1)
寄存器位地址寄存器位字段名称说明
R25[10]IP_BYP_OUT0_EN为 OUT0 启用基准时钟或 PFD 时钟。
R25[9]REF_CH_MUX在 PFD 时钟或输入基准时钟之间进行选择
R25[14:11]IP_REF_TO_OUT4_EN、IP_REF_TO_OUT3_EN、IP_REF_TO_OUT2_EN、IP_REF_TO_OUT1_EN为 OUT1-OUT4 选择基准时钟
R56[15:14]CH1_MUXOUT1 的时钟选择多路复用器控制
R62[15:14]CH2_MUXOUT2 的时钟选择多路复用器控制
R67[15:14]CH3_MUXOUT3 的时钟选择多路复用器控制
R72[15:14]CH4_MUXOUT4 的时钟选择多路复用器控制
(1) 对于任何时钟，TI 建议在不使用时将其禁用以减少串扰
表 10-10 配置时钟分配网络
寄存器位地址寄存器位字段名称说明
R47[6:5]PLL_PSB可编程预分频器 PSB
R47[4:3]PLL_PSA可编程预分频器 PSA
R56[13:0]CH1_DIVOUT1 整数分频器值
R62[13:0]CH2_DIVOUT2 整数分频器值
R67[13:0]CH3_DIVOUT3 整数分频器值
R72[13:0]CH4_DIVOUT4 整数分频器值
表 10-11 配置 LVCMOS 输出缓冲器(1)(2)
寄存器位地址寄存器位字段名称说明
R78[12]CH0_EN启用 OUT0 LVCMOS 缓冲器
R79[3:0]CH0_CMOS_SLEW_RATE_CTRL控制 OUT0 LVCMOS 缓冲器的输出压摆率
R59[14]、R75[14]CH1_CMOSN_EN、CH4_CMOSP_EN启用 OUT1N/OUT4P LVCMOS 缓冲器
R59[13]、R75[13]CH1_CMOSP_EN、CH4_CMOSN_EN启用 OUT1P/OUT4N LVCMOS 缓冲器
R59[12]、R75[12]CH1_CMOSN_POL、CH4_CMOSP_POL设置 OUT1N/OUT4P LVCMOS 缓冲器的输出极性
R59[11]、R75[11]CH1_CMOSP_POL、CH4_CMOSN_POL设置 OUT1P/OUT4N LVCMOS 缓冲器的输出极性
R60[3:0]、R76[3:0]CH1_CMOS_SLEW_RATE_CTRL、CH4_CMOS_SLEW_RATE_CTRL控制 OUT1/OUT4 LVCMOS 缓冲器的输出压摆率
(1) 不应同时启用多个输出缓冲器
(2) 应根据 VDDO 电平相应地设置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。当设置为 1.8V 时，应设置 safety_1p8v_mode。
表 10-12 配置 LP-HCSL 输出缓冲器(1)(2)(3)
寄存器位地址寄存器位字段名称说明
R57[14]、R63[13]、R68[13]、R73[13]CH1_HCSL_EN、CH2_HCSL_EN、CH3_HCSL_EN、CH4_HCSL_EN在 OUT1/OUT2/OUT3/OUT4 上启用 LP-HCSL 缓冲器
(1) 不应同时启用多个输出缓冲器
(2) 无需外部终端。电压模式驱动器。
(3) 应根据 VDDO 电平相应地设置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。当设置为 1.8V 时，应设置 safety_1p8v_mode。
表 10-13 配置类似 LVDS 输出缓冲器(1)(2)(3)
寄存器位地址寄存器位字段名称说明
R59[15]、R65[11]、R70[11]、R75[15]CH1_LVDS_EN、CH2_LVDS_EN、CH3_LVDS_EN、CH4_LVDS_EN在 OUT1/OUT2/OUT3/OUT4 上启用类似 LVDS 缓冲器
R60[15:12]、R66[3:0]、R71[3:0]、R76[9:6]CH1_DIFFBUF_IBIAS_TRIM、CH2_DIFFBUF_IBIAS_TRIM、CH3_DIFFBUF_IBIAS_TRIM、CH4_DIFFBUF_IBIAS_TRIM设置 OUT1/OUT2/OUT3/OUT4 的输出摆幅和输出共模
R60[11:10]、R66[5:4]、R71[5:4]、R76[5:4]CH1_LVDS_CMTRIM_INC、CH2_LVDS_CMTRIM_INC、CH3_LVDS_CMTRIM_INC、CH4_LVDS_CMTRIM_INC增加 OUT1/OUT2/OUT3/OUT4 的输出共模。仅 2.5V/3.3V 模式。
R60[5:4]、R65[14:13]、R71[10:9]、R77[1:0]CH1_LVDS_CMTRIM_DEC、CH2_LVDS_CMTRIM_DEC、CH3_LVDS_CMTRIM_DEC、CH4_LVDS_CMTRIM_DEC减小 OUT1/OUT2/OUT3/OUT4 的输出共模。仅适用于 2.5V 或 3.3V 模式。
(1) 不应同时启用多个输出缓冲器。
(2) 直流耦合模式下需要 100Ω 差分终端。交流耦合模式下需要 50Ω、单端或 100Ω 差分终端
(3) 应根据 VDDO 电平相应地设置 ch1_1p8vdet、ch2_1p8vdet、ch3_1p8vdet、ch4_1p8vdet。当设置为 1.8V 时，应设置 safety_1p8v_mode。