ZHCSSF9 june   2023 CDCE6214Q1TM

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 说明（续）
  7. 6 器件比较
  8. 7 引脚配置和功能
  9. 8 规格
    1. 8.1  绝对最大额定值
    2. 8.2  ESD 等级
    3. 8.3  建议运行条件
    4. 8.4  热性能信息
    5. 8.5  EEPROM 特性
    6. 8.6  基准输入，单端特性
    7. 8.7  基准输入，差分特性
    8. 8.8  基准输入，晶体模式特性
    9. 8.9  通用输入特性
    10. 8.10 三电平输入特性
    11. 8.11 逻辑输出特性
    12. 8.12 锁相环特性
    13. 8.13 闭环输出抖动特性
    14. 8.14 输入和输出隔离
    15. 8.15 缓冲模式特性
    16. 8.16 PCIe 展频发生器
    17. 8.17 LVCMOS 输出特性
    18. 8.18 LP-HCSL 输出特性
    19. 8.19 LVDS 输出特性
    20. 8.20 输出同步特性
    21. 8.21 上电复位特性
    22. 8.22 与 I2C 兼容的串行接口特性
    23. 8.23 时序要求，与 I2C 兼容的串行接口
    24. 8.24 电源特性
    25. 8.25 典型特性
  10. 9 参数测量信息
    1. 9.1 基准输入
    2. 9.2 输出
    3. 9.3 串行接口
    4. 9.4 PSNR 测试
    5. 9.5 时钟连接和端接
      1. 9.5.1 基准输入
      2. 9.5.2 输出
  11. 10详细说明
    1. 10.1 概述
    2. 10.2 功能方框图
    3. 10.3 特性说明
      1. 10.3.1 基准块
        1. 10.3.1.1 零延迟模式，内部和外部路径
      2. 10.3.2 锁相环 (PLL)
        1. 10.3.2.1 PLL 配置和分频器设置
        2. 10.3.2.2 扩频时钟
        3. 10.3.2.3 数字控制振荡器和频率递增或递减 - 串行接口模式和 GPIO 模式
      3. 10.3.3 时钟分配
        1. 10.3.3.1 无毛刺运行
        2. 10.3.3.2 分频器同步
        3. 10.3.3.3 全局和单独输出使能
      4. 10.3.4 电源和电源管理
      5. 10.3.5 控制引脚
    4. 10.4 器件功能模式
      1. 10.4.1 运行模式
        1. 10.4.1.1 回退模式
        2. 10.4.1.2 引脚模式
        3. 10.4.1.3 串行接口模式
    5. 10.5 编程
      1. 10.5.1 I2C 串行接口
      2. 10.5.2 EEPROM
        1. 10.5.2.1 EEPROM - 循环冗余校验
        2. 10.5.2.2 建议的编程过程
        3. 10.5.2.3 EEPROM 访问
          1. 10.5.2.3.1 寄存器提交流程
          2. 10.5.2.3.2 直接访问流程
        4. 10.5.2.4 寄存器位到 EEPROM 映射
  12. 11应用和实施
    1. 11.1 应用信息
    2. 11.2 典型应用
      1. 11.2.1 设计要求
      2. 11.2.2 详细设计过程
      3. 11.2.3 应用曲线
    3. 11.3 电源相关建议
      1. 11.3.1 上电序列
      2. 11.3.2 去耦合
    4. 11.4 布局
      1. 11.4.1 布局指南
      2. 11.4.2 布局示例
  13. 12器件和文档支持
    1. 12.1 器件支持
      1. 12.1.1 开发支持
      2. 12.1.2 器件命名规则
    2. 12.2 接收文档更新通知
    3. 12.3 支持资源
    4. 12.4 商标
    5. 12.5 静电放电警告
    6. 12.6 术语表
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

10.3.2 锁相环 (PLL)

CDCE6214Q1TM 具有完全集成的锁相环 (PLL) 电路。在相位频率检测器中比较基准相位和内部反馈相位之间的误差。比较结果被馈送到连接至集成环路滤波器的电荷泵。环路滤波器产生的控制电压可调节内部压控振荡器 (VCO)。VCO 的频率通过反馈分频器（N 计数器）反馈回至 PFD。

  • 整数和分数 N PLL 工作模式。
  • 分数模式下的一阶、二阶或三阶 MASH 操作。
  • 24 位分子和分母可用于生成频率精度为 0ppb 的分数频率。
  • PFD 的工作频率介于 1MHz 和 100MHz 之间。
  • 活动锁定检测器（R7[0] 或 GPIO 中的 PLL_LOCK）提供 PLL 锁定状态（在分数模式下和 SSC 启用时，必须加宽锁定检测窗口。R50[10:8] = 7h）。此外，粘性位锁定检测 (R7[1]) 可检测是否存在任何暂时的锁定丢失。
  • 集成可选环路滤波器元件。
  • 对于 25MHz PFD 频率，可以实现介于 100kHz 和 1.6MHz 之间的 PFD 带宽，以优化 PLL 至输入基准。
  • 压控振荡器 (VCO) 的范围为 2335MHz 至 2615MHz。
  • 支持 0.25% 和 0.5% 中心和向下展频时钟 (SSC) 生成。此外，VCO 还支持 100MHz 时高达 0.5% 的 SSC 基准，用于 PCIe 时钟。

表 10-3 通用时钟发生器环路滤波器设置
fVCO（以 MHz 为单位）fPFD（以 MHz 为单位）带宽（以 MHz 为单位）相位裕度（以 ° 为单位）阻尼因子ICP（以 mA 为单位）CPcap（以 pF 为单位）RRes（以 kΩ 为单位）CZcap（以 pF 为单位）
2400250.469700.50.6016.12.5580
2400500.9387020.608.22.5276
24001001.60700.50.808.22.5303
2457.661.441.04701.150.609.22.0331
2500250.49700.40.6013.52.5497
2500500.93701.00.6011.72.5386
240050400650.10.4011.71.5636
表 10-4 通用 PLL 分频器设置(1)
输入频率（以 MHz 为单位）fPFD（以 MHz 为单位）输出频率（以 MHz 为单位）fVCON 计数器分频器值分子分母PSA输出分频器
2550100240048不适用不适用46
2525100240096不适用不适用46
2550156.25250050不适用不适用44
252525240096不适用不适用424
252524.5762457.698507161416682942425
2525148.52376956649831662457944
1. 分数模式设置基于 0.1ppm 的 DCO 模式阶跃大小