ZHCSSF9 june   2023 CDCE6214Q1TM

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 说明（续）
  7. 6 器件比较
  8. 7 引脚配置和功能
  9. 8 规格
    1. 8.1  绝对最大额定值
    2. 8.2  ESD 等级
    3. 8.3  建议运行条件
    4. 8.4  热性能信息
    5. 8.5  EEPROM 特性
    6. 8.6  基准输入，单端特性
    7. 8.7  基准输入，差分特性
    8. 8.8  基准输入，晶体模式特性
    9. 8.9  通用输入特性
    10. 8.10 三电平输入特性
    11. 8.11 逻辑输出特性
    12. 8.12 锁相环特性
    13. 8.13 闭环输出抖动特性
    14. 8.14 输入和输出隔离
    15. 8.15 缓冲模式特性
    16. 8.16 PCIe 展频发生器
    17. 8.17 LVCMOS 输出特性
    18. 8.18 LP-HCSL 输出特性
    19. 8.19 LVDS 输出特性
    20. 8.20 输出同步特性
    21. 8.21 上电复位特性
    22. 8.22 与 I2C 兼容的串行接口特性
    23. 8.23 时序要求，与 I2C 兼容的串行接口
    24. 8.24 电源特性
    25. 8.25 典型特性
  10. 9 参数测量信息
    1. 9.1 基准输入
    2. 9.2 输出
    3. 9.3 串行接口
    4. 9.4 PSNR 测试
    5. 9.5 时钟连接和端接
      1. 9.5.1 基准输入
      2. 9.5.2 输出
  11. 10详细说明
    1. 10.1 概述
    2. 10.2 功能方框图
    3. 10.3 特性说明
      1. 10.3.1 基准块
        1. 10.3.1.1 零延迟模式，内部和外部路径
      2. 10.3.2 锁相环 (PLL)
        1. 10.3.2.1 PLL 配置和分频器设置
        2. 10.3.2.2 扩频时钟
        3. 10.3.2.3 数字控制振荡器和频率递增或递减 - 串行接口模式和 GPIO 模式
      3. 10.3.3 时钟分配
        1. 10.3.3.1 无毛刺运行
        2. 10.3.3.2 分频器同步
        3. 10.3.3.3 全局和单独输出使能
      4. 10.3.4 电源和电源管理
      5. 10.3.5 控制引脚
    4. 10.4 器件功能模式
      1. 10.4.1 运行模式
        1. 10.4.1.1 回退模式
        2. 10.4.1.2 引脚模式
        3. 10.4.1.3 串行接口模式
    5. 10.5 编程
      1. 10.5.1 I2C 串行接口
      2. 10.5.2 EEPROM
        1. 10.5.2.1 EEPROM - 循环冗余校验
        2. 10.5.2.2 建议的编程过程
        3. 10.5.2.3 EEPROM 访问
          1. 10.5.2.3.1 寄存器提交流程
          2. 10.5.2.3.2 直接访问流程
        4. 10.5.2.4 寄存器位到 EEPROM 映射
  12. 11应用和实施
    1. 11.1 应用信息
    2. 11.2 典型应用
      1. 11.2.1 设计要求
      2. 11.2.2 详细设计过程
      3. 11.2.3 应用曲线
    3. 11.3 电源相关建议
      1. 11.3.1 上电序列
      2. 11.3.2 去耦合
    4. 11.4 布局
      1. 11.4.1 布局指南
      2. 11.4.2 布局示例
  13. 12器件和文档支持
    1. 12.1 器件支持
      1. 12.1.1 开发支持
      2. 12.1.2 器件命名规则
    2. 12.2 接收文档更新通知
    3. 12.3 支持资源
    4. 12.4 商标
    5. 12.5 静电放电警告
    6. 12.6 术语表
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

10.3.3.2 分频器同步

可通过确定性方式重置输出分频器。这可以通过使用同步位或 PDN 引脚来实现。该引脚的电平通过使用 PFD 输入处的基准频率在内部进行限定。SYNCN 引脚或同步位上的低电平将使输出静音。高电平将同步释放所有输出分频器进行操作，以便所有输出共享一个共同的上升沿。第一个上升沿可使用 ch{x}_sync_delay 单独以相应预分频器周期的阶跃进行延迟，最多可延迟 32 个周期。这使得用户能够补偿外部延迟，例如 FPGA 设计中的逻辑门引入的布线不匹配、电缆或固有延迟。每个通道都可以包含在同步过程中或从同步过程中排除。可通过 ch{x}_sync_en 单独启用分频器同步。

为了在下电上电期间具有确定的输入到输出行为，基准分频器必须设置为 1。基准分频器不应对基准时钟进行分频，也不应使用基准倍频器。

GUID-C2A76372-645A-4EED-B151-0623AFEDC793-low.gif图 10-9 输出分频器同步