ZHCUAX7A january   2019  – april 2023 ADS8353-Q1

 

  1.   1
  2.   ADS8353Q1EVM-PDK 评估模块
  3.   商标
  4. 1概述
    1. 1.1 ADS8353Q1EVM-PDK 特性
    2. 1.2 ADS8353-Q1EVM 特性
  5. 2模拟接口
    1. 2.1 模拟输入的连接器
    2. 2.2 ADC 输入信号驱动器
      1. 2.2.1 输入信号路径
  6. 3数字接口
    1. 3.1 适用于 ADC 数字 I/O 的 SPI
  7. 4电源
    1. 4.1 ADC 输入驱动器配置
    2. 4.2 ADC 电压基准配置
  8. 5ADS8353Q1EVM-PDK 初始设置
    1. 5.1 默认跳线设置
    2. 5.2 EVM 图形用户界面软件安装
  9. 6ADS8353Q1EVM-PDK 操作
    1. 6.1 用于 ADC 控制的 EVM GUI 全局设置
    2. 6.2 时域显示工具
    3. 6.3 频谱分析工具
    4. 6.4 直方图分析工具
  10. 7物料清单、印刷电路板布局布线和原理图
    1. 7.1 物料清单
    2. 7.2 PCB 布局
    3. 7.3 原理图
  11. 8修订历史记录

5.1 默认跳线设置

图 5-1 显示了丝印图，其中详细介绍了 ADS8353Q1EVM-PDK 的跳线位置。

GUID-20230315-SS0I-9BPD-KVFP-DV2TJW6VBNRM-low.svg图 5-1 ADS8353Q1EVM-PDK 跳线位置

表 5-1 列出了每个跳线的功能和默认配置。

表 5-1 默认跳线配置
参考标识符默认配置说明
JP1、JP2、JP3、JP4进行中使用这些跳线的引脚 1 作为备用位置，为 ADS8353-Q1 的 ADC A 和 ADC B 提供模拟输入。
JP5进行中连接此跳线可禁用 EEPROM 写保护。
JP6、JP7进行中跳线可将 VREF 或 VREF/2 馈入驱动 ADC AINM 引脚的 OPA320-Q1 输入。有关更多详细信息，请参阅节 7.3。
J6、J7已关闭 [2-3]用以将 ADC 输入配置为单端或伪差分的跳线。默认情况下，跳线设置为单端，AINM_A、AINM_B = GND。有关更多详细信息，请参阅节 7.3。