ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
APLL1 具有 24 位(可编程)或 40 位(固定)分数 N 分频器,APLL2 具有 24 位(可编程)分数 N 分频器,从而支持高分辨率频率合成以及超低相位噪声和抖动。APLL1 还能够通过 DPLL 模式下的 Σ-Δ 调制器 (SDM) 控制功能来调整其 VCO1 频率。APLL2 能够将 VCO2 频率锁定为 VCO1 频率。
在自由运行模式下,APLL1 使用 XO 输入作为 VCO1 的初始基准时钟。APLL1 的 PFD 将分数 N 分频时钟与基准时钟进行比较并生成控制信号。控制信号经 APLL1 环路滤波器滤波后生成 VCO1 的控制电压来设置输出频率。SDM 会调制 N 分频比来获得 PFD 输入与 VCO 输出之间所需的分数比。APLL2 的工作方式与 APLL1 类似,但用户可以从 VCO1 时钟或 XO 时钟中选择 APLL2 的基准。
在 DPLL 模式下,APLL1 分数 SDM 由 DPLL 环路进行控制,以便使 VCO1 频率锁定到 DPLL 基准输入。如果 APLL2 从 VCO1 获得基准,则 VCO2 将有效锁定到 DPLL 基准输入(假定 APLL2 的分数 N 分频比不会引入合成误差)。