ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
如果某些 VDD 内核电源由不同的电源轨驱动,TI 建议在所有内核电源电压斜升至高于 3.135V 后开始 PLL 校准。这可以通过延迟 PDN 从低电平到高电平转换来实现。PDN 输入包含一个连接到 VDD_IN 的 200kΩ 电阻器,如图 8-3 所示,可以使用从 PDN 引脚连接到 GND 的电容器与内部上拉电阻器一起形成 R-C 时间常数。此 R-C 时间常数可用于延迟 PDN 的低电平到高电平转换,直至所有内核电源均斜升至高于 3.135V。
或者,可由系统主机或电源管理器件将 PDN 引脚驱动为高电平,从而延迟器件上电序列,直至所有 VDD 电源都已斜升。