ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
当所选输出多路复用器时钟源无效时,每个输出驱动器可以自动将其时钟静音或静噪(根据其 CHx_MUTE 位的配置)。根据每个 PLL 的 LOL 状态,通过配置 APLL 和 DPLL 静音控制位(MUTE_APLLx_LOCK、MUTE_DPLL_LOCK、MUTE_DPLL_PHLOCK),时钟源可能无效。可以通过 CHx_MUTE_LVL 位为每个输出通道配置静音电平,其中静音电平取决于配置的输出驱动器类型(差分/HCSL 或 LVCMOS)。差分或 HCSL 驱动器的静音电平可设置为输出共模、差分高电平或差分低电平。LVCMOS 驱动器对的静音电平可为每个输出(P 和 N)单独设置为输出低电平。禁用或绕过(CHx_MUTE = 0 和 CHx_MUTE_LVL = 0)自动静音时,输出时钟在 VCO 校准之前和期间会具有不正确的频率或不稳定。因此,静音旁路模式只能用于诊断或调试目的。