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参数

Technology Family LVC Applications GPIO Bits (#) 8 High input voltage (Min) (Vih) 1.08 High input voltage (Max) (Vih) 5.5 Output voltage (Min) (V) 1.65 Output voltage (Max) (V) 5.5 IOH (Max) (mA) -32 IOL (Max) (mA) 32 Rating Catalog open-in-new 查找其它 方向控制型电压转换器

封装|引脚|尺寸

SOIC (DW) 24 160 mm² 15.5 x 10.3 SOP (NS) 24 117 mm² 15 x 7.8 SSOP (DB) 24 64 mm² 8.2 x 7.8 SSOP (DBQ) 24 52 mm² 8.65 x 6 TSSOP (PW) 24 34 mm² 4.4 x 7.8 TVSOP (DGV) 24 32 mm² 5 x 6.4 VQFN (RHL) 24 19 mm² 3.5 x 5.5 open-in-new 查找其它 方向控制型电压转换器

特性

  • Control Inputs VIH/VIL Levels Are Referenced to VCCA Voltage
  • VCC Isolation Feature – If Either VCC Input Is at GND, All Are in the High-Impedance State
  • Fully Configurable Dual-Rail Design Allows Each Port to Operate Over the Full 1.65-V to 5.5-V Power-Supply Range
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model (A114-A)
    • 100-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
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描述

This 8-bit noninverting bus transceiver uses two separate configurable power-supply rails. The SN74LVC8T245 is optimized to operate with VCCA and VCCB set at 1.65 V to 5.5 V. The A port is designed to track VCCA. VCCA accepts any supply voltage from 1.65 V to 5.5 V. The B port is designed to track VCCB. VCCB accepts any supply voltage from 1.65 V to 5.5 V. This allows for universal low-voltage bidirectional translation between any of the 1.8-V, 2.5-V, 3.3-V, and 5.5-V voltage nodes.

The SN74LVC8T245 is designed for asynchronous communication between two data buses. The logic levels of the direction-control (DIR) input and the output-enable (OE) input activate either the B-port outputs or the A-port outputs or place both output ports into the high-impedance mode. The device transmits data from the A bus to the B bus when the B-port outputs are activated, and from the B bus to the A bus when the A-port outputs are activated. The input circuitry on both A and B ports is always active and must have a logic HIGH or LOW level applied to prevent excess ICC and ICCZ.

The SN74LVC8T245 is designed so that the control pins (DIR and OE) are supplied by VCCA.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

The VCC isolation feature ensures that if either VCC input is at GND, all outputs are in the high-impedance state.

To ensure the high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

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技术文档

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类型 标题 下载最新的英文版本 发布
* 数据表 SN74LVC8T245 8-Bit Dual-Supply Bus Transceiver With Configurable Voltage Translation and 3-State Outputs 数据表 2014年 11月 26日
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选择指南 Logic Guide 2017年 6月 12日
用户指南 Generic AVC and LVC Direction Controlled Translation EVM 2017年 5月 9日
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应用手册 Understanding and Interpreting Standard-Logic Data Sheets 2015年 12月 2日
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应用手册 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA 2002年 5月 22日
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应用手册 Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
应用手册 Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs 1997年 8月 1日
应用手册 CMOS Power Consumption and CPD Calculation 1997年 6月 1日
应用手册 LVC Characterization Information 1996年 12月 1日
应用手册 Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
应用手册 Live Insertion 1996年 10月 1日
用户指南 Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
应用手册 Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

设计与开发

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硬件开发

评估板 下载
document-generic 用户指南
10
说明
This EVM is designed to support any logic device that has a D, DW, DB, NS, PW, P, N, or DGV package in a 14 to 24 pin count.
特性
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices
评估板 下载
document-generic 用户指南
149
说明

The ADC1175-50 evaluation module (EVM) is used to evaluate the ADC1175-50 8-bit, 50-MSPS analog-to-digital converter (ADC). The EVM has a single-ended, DC-coupled analog input to accommodate the ADC1175-50 full-scale sampling range. The ADC1175-50EVM is designed to connect directly to a variety of (...)

特性
  • Clocking provided by onboard crystal or external source
  • 40-pin header connects directly to TSW1400EVM and TSW1405EVM data-capture solution via CMOS interface
  • High-Speed Data Converter Pro Software (DATACONVERTERPRO-SW) analysis tool provides complete environment for signal analysis, including data (...)
评估板 下载
document-generic 用户指南
20
说明

该通用 EVM 旨在支持 1、2、4 和 8 通道 LVC 和 AVC 方向控制转换器件。它还以相同数量的通道支持总线保持和汽车 Q1 器件。AVC 是低电压转换器件,具有 12mA 的较低驱动强度。LVC 是 1.65 至 5.5V 的较高电压转换器件,具有 32mA 的较高驱动强度。

特性
  • 可用于高速操作的 SMB 连接器
  • 每个插头引脚上均配备接地端口,可保持信号完整性
  • DIR 和 OE 具有 10KΩ 上拉/下拉电阻器选项
  • 可支持多达 20 个不同器件

软件开发

插件 下载
ADC1175 8 位 20MSPS 模数转换器 (ADC) 评估模块
ADC1175EVM The ADC1175 evaluation module (EVM) is used to evaluate the ADC1175 8-bit, 20-MSPS analog-to-digital converter (ADC). The EVM has a single-ended, DC-coupled analog input to accommodate the ADC1175 full-scale sampling range. The ADC1175EVM is designed to connect directly to a variety of data-capture (...)
149
特性
  • Operational amplifier provides buffering and signal conditioning for DC-coupled input network
  • Clocking provided by onboard crystal or external source
  • 40-pin header connects directly to TSW1400EVM and TSW1405EVM data-capture solution via CMOS interface
  • High-Speed Data Converter Pro Software (...)

设计工具和仿真

仿真模型 下载
SCEM494.ZIP (56 KB) - IBIS Model

参考设计

参考设计 下载
基于 PRU-ICSS 并采用 AM437x 的多协议数字位置编码器主接口参考设计
TIDEP0057 TI provides the system solution for Industrial Communication on Sitara™ processors with Programmable Real-Time Unit and Industrial Communication Subsystem (PRU-ICSS). This TI Design describes the integrated multi-protocol digital position encoder master interface support. The supported digital (...)
document-generic 原理图 document-generic 用户指南
参考设计 下载
用于工业通信和电机控制的单芯片驱动器
TIDEP0025 此 TI 设计基于 HEIDENHAIN EnDat 2.2 标准实现适用于位置和旋转编码器的硬件接口解决方案。该平台还让设计人员可以在各类工业自动化设备中实现实时 EtherCAT 通信标准。它通过体积小、功耗低的单芯片解决方案在工业自动化、工厂自动化或工业通信等应用中为设计人员提供帮助。
document-generic 原理图 document-generic 用户指南 document-generic 下载英文版本 (Rev.B)
参考设计 下载
关于 AM57x 使用 OpenCL 实现 DSP 加速的蒙特卡罗模拟参考设计
TIDEP0046 TI 基于 ARM® Cortex®-A15 的高性能 AM57x 处理器还集成了 C66x DSP。这些 DSP 旨在处理工业、汽车和金融应用中通常需要的高信号和数据处理任务。AM57x OpenCL 实施方案便于用户利用 DSP 加速来执行高度计算任务,同时使用标准编程模型和语言,从而无需深度了解 DSP 架构。TIDEP0046 TI 参考设计举例说明了如何使用 DSP 加速来利用标准 C/C++ 代码生成极长的普通随机数序列。
document-generic 原理图 document-generic 用户指南
参考设计 下载
采用 TI AM57x 处理器时的电源和散热设计注意事项参考设计
TIDEP0047 此 TI 参考设计 (TIDEP0047) 是基于 AM57x 处理器和配套 TPS659037 电源管理集成电路 (PMIC) 的参考平台。此 TI 参考设计特别强调在采用 AM57x 和 TPS659037 进行系统设计时的重要功率和热设计注意事项和技术。它包括各种参考资料和文档,涵盖电源管理设计、配电网络 (PDN) 设计注意事项、热设计注意事项、预计功耗和功耗摘要。  
document-generic 原理图 document-generic 用户指南
参考设计 下载
具有集成 BiSS C 主控接口的 ARM MPU
TIDEP0022 BiSS C 主协议在工业通信子系统上的实施 (PRU-ICSS)。该设计提供可编程实时单元 (PRU) 的完整文档和源代码。
document-generic 原理图 document-generic 用户指南
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具有集成 HIPERFACE DSL 主接口的 ARM MPU 参考设计
TIDEP0035 HIPERFACE DSL 主协议在工业通信子系统 (PRU-ICSS) 上的实现。两线接口允许位置反馈线集成到电机电缆中。完整的解决方案包括 AM437x PRU-ICSS 固件和 TIDA-00177 收发器参考设计。
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EnDat 2.2 系统参考设计
TIDEP0050 TIDEP0050 TI 参考设计基于 HEIDENHAIN EnDat 2.2 标准实现了适用于位置或旋转编码器的 EnDat 2.2 主协议栈和硬件接口解决方案。此设计包含 EnDat 2.2 主协议栈、使用 RS485 收发器的半双工通信以及在 Sitara AM437x 工业开发套件上实施的线路端接。此设计经过完全测试,符合 HEIDENHAIN EnDat 2.2 标准。AM437x IDK 还可与 EnDat 位置反馈一起支持工业通信和电机驱动(如 AM437x 单芯片电机控制设计指南中所述)。
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CAD/CAE 符号

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SO (NS) 24 了解详情
SOIC (DW) 24 了解详情
SSOP (DB) 24 了解详情
SSOP (DBQ) 24 了解详情
TSSOP (PW) 24 了解详情
TVSOP (DGV) 24 了解详情
VQFN (RHL) 24 了解详情

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