ZHCUC10 May   2024

 

  1.   1
  2.   说明
  3.   特性
  4.   应用
  5.   5
  6. 1评估模块概述
    1. 1.1 引言
    2. 1.2 套件内容
    3. 1.3 规格
    4. 1.4 器件信息
  7. 2硬件
    1. 2.1 跳线信息
    2. 2.2 设置
      1. 2.2.1 评估设置要求
      2. 2.2.2 连接图
    3. 2.3 电源要求
    4. 2.4 参考时钟
    5. 2.5 输出接头
    6. 2.6 测试点
  8. 3软件
    1. 3.1 软件说明
    2. 3.2 软件安装
    3. 3.3 USB2ANY 接口
  9. 4实现结果
    1. 4.1 缓冲器模式
    2. 4.2 分频器模式
    3. 4.3 倍频器模式
    4. 4.4 SYSREF 生成
  10. 5硬件设计文件
    1. 5.1 原理图
    2. 5.2 PCB 布局
    3. 5.3 物料清单 (BOM)
  11. 6其他信息
    1. 6.1 商标

1.4 器件信息

该器件具有高频功能和极低的抖动特性，可在不降低信噪比的情况下，很好地解决时钟精度、高频数据转换器的问题。4 个高频时钟输出中的每一个输出以及具有更大分频器范围的附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。对于数据转换器时钟应用，务必使时钟的抖动小于数据转换器的孔径抖动。在需要对 4 个以上数据转换器进行时钟控制的应用中，可以使用多个器件开发各种级联架构，以分配所需的所有高频时钟和 SYSREF 信号。凭借其低抖动和低本底噪声，该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是以高于 3GHz 的频率采样时。