ZHCUBY0B May   2020  – June 2024 DLP2021-Q1 , DLP3021-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
    1. 1.1 用途和范围
  5. 2FPGA 引脚配置和功能
    1. 2.1 DMD 接口
    2. 2.2 光控制
    3. 2.3 通信
    4. 2.4 支持
    5. 2.5 FPGA 专用引脚
    6. 2.6 电源和接地
    7. 2.7 未使用的引脚
  6. 3规格
    1. 3.1 建议运行条件
    2. 3.2 FPGA 功耗
    3. 3.3 主机 SPI 接口时序
    4. 3.4 电源和复位时序
      1. 3.4.1 上电时序
      2. 3.4.2 断电时序
      3. 3.4.3 欠压检测
    5. 3.5 DMD 接口时序
    6. 3.6 闪存存储器接口时序
    7. 3.7 基准时钟时序
    8. 3.8 I2C 接口时序
  7. 4特性描述
    1. 4.1 视频控制器
      1. 4.1.1 视频选项
      2. 4.1.2 示例 1：显示静态图像
      3. 4.1.3 示例 2：重复显示 1 个视频
      4. 4.1.4 示例 3：显示两个视频，然后停止
      5. 4.1.5 示例 4：显示一次 VIdeo，然后一直显示图像
      6. 4.1.6 示例 5：无缝显示 3 个以上视频/图像
    2. 4.2 温度测量
    3. 4.3 PWM 输出
    4. 4.4 主机 IRQ 中断信号
    5. 4.5 视频和图像压缩
  8. 5布局
  9. 6主机命令协议
    1. 6.1 SPI 规格
    2. 6.2 SPI 写入命令
    3. 6.3 SPI 读取命令
  10. 7FPGA 寄存器定义
  11. 8修订历史记录

3.4.3 欠压检测

DLP3021-Q1 FPGA 配置包括欠压检测功能，可在输入电压开始下降时发出警报并正确关断系统。FPGA 引脚 F2 配置为欠压检测引脚。该引脚配置为数字输入，将在高电平到低电平转换时触发欠压中断。输入电压应分压为该引脚的输入，以便该引脚的标称电压不会超过 1.8V。当输入下降到低于 0.9V 的标称电压时，将出现欠压情况。当触发欠压条件并且输入电压在 100µs 去抖周期内保持低于欠压电压阈值时，FPGA 将自动开始停止 DMD，以便实现正确的断电时序。欠压检测使 DMD 停止之后，系统必须在重新启动之前完全断电，从而确保重新启动时具有正确的上电时序。

表 3-6 欠压检测规格
最小值 标称值 最大值 单位
VBrownout 触发欠压条件的输入电压 0.8(1) 0.9(1) 1.0(1) V
(1) 对 VREF = 0.9V 有效的电压。