ZHCUBY0B May   2020  – June 2024 DLP2021-Q1 , DLP3021-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
    1. 1.1 用途和范围
  5. 2FPGA 引脚配置和功能
    1. 2.1 DMD 接口
    2. 2.2 光控制
    3. 2.3 通信
    4. 2.4 支持
    5. 2.5 FPGA 专用引脚
    6. 2.6 电源和接地
    7. 2.7 未使用的引脚
  6. 3规格
    1. 3.1 建议运行条件
    2. 3.2 FPGA 功耗
    3. 3.3 主机 SPI 接口时序
    4. 3.4 电源和复位时序
      1. 3.4.1 上电时序
      2. 3.4.2 断电时序
      3. 3.4.3 欠压检测
    5. 3.5 DMD 接口时序
    6. 3.6 闪存存储器接口时序
    7. 3.7 基准时钟时序
    8. 3.8 I2C 接口时序
  7. 4特性描述
    1. 4.1 视频控制器
      1. 4.1.1 视频选项
      2. 4.1.2 示例 1：显示静态图像
      3. 4.1.3 示例 2：重复显示 1 个视频
      4. 4.1.4 示例 3：显示两个视频，然后停止
      5. 4.1.5 示例 4：显示一次 VIdeo，然后一直显示图像
      6. 4.1.6 示例 5：无缝显示 3 个以上视频/图像
    2. 4.2 温度测量
    3. 4.3 PWM 输出
    4. 4.4 主机 IRQ 中断信号
    5. 4.5 视频和图像压缩
  8. 5布局
  9. 6主机命令协议
    1. 6.1 SPI 规格
    2. 6.2 SPI 写入命令
    3. 6.3 SPI 读取命令
  10. 7FPGA 寄存器定义
  11. 8修订历史记录

2.1 DMD 接口

表 2-1 DMD 接口引脚说明
引脚 I/O 说明
名称 编号 电源 类型
D0 L14 1.8V O DMD 数据引脚
D1 L13 1.8V O
D2 J14 1.8V O
D3 K12 1.8V O
D4 H12 1.8V O
D5 K13 1.8V O
D6 G14 1.8V O
D7 H14 1.8V O
D8 H13 1.8V O
D9 G12 1.8V O
D10(1) F14 1.8V O
D11(1) E12 1.8V O
D12(1) E13 1.8V O
D13(1) F13 1.8V O
D14(1) D14 1.8V O
DCLK B14 1.8V O DMD 数据时钟 (DDR)
TRC C14 1.8V O DMD 数据切换速率控制
LOADB C13 1.8V O DMD 数据加载信号（低电平有效）
SAC 总线 M14 1.8V O DMD SAC 总线数据
SAC 时钟 N13 1.8V O DMD SAC 总线时钟
DAD 总线 N14 1.8V O DMD DAD 总线数据
DMD TDO(1) P12 1.8V I DMD 接口测试数据输入。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDO。包括一个内部上拉电阻器。
DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TDI(1) P10 1.8V O DMD 接口测试数据输出。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDI。
DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TCK(1) P11 1.8V O DMD 接口测试数据输入。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDO。
DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TMS(1) M10 1.8V O DMD 接口测试模式。连接到 DMD JTAG 接口的信号，以便允许验证接口。
DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
复位 OEZ P13 1.8V O DMD DAD 输出启用（低电平有效）。当处于三态时，需要连接至 DMD 接口的 1.8V 电源轨的上拉电阻器，以使此信号保持非活动状态。
SCTRL A13 1.8V O DMD 数据串行控制信号
复位选通 M12 1.8V O DMD DAD 总线选通
(1) 此引脚不适用于 DLP2021-Q1。