ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

8.3.3.11 DMDLOAD_REQ 建立时间要求

在传输完一个 Aurora 块后，只要满足在发送该块的第一个数据包后至少经过了 300ns，Apps FPGA 用户逻辑即可将 DMDLOAD_REQ 信号置为有效。之所以需要这样的建立时间，是因为 Aurora TX/RX 通道路径有 300ns 的发送延时，旨在验证 DLPC964 在 Aurora 块数据到达后收到了 DMDLOAD_REQ 标志。

在大多数情况下，由于数据块足够大，因此可以确认从发送数据块的第一个有效数据包到最后一个数据包的经历时间超过 300ns，此时 Apps 能够将 DMDLOAD_REQ 信号置为有效，所以这 300ns 的建立时间要求将自然得到满足。当 Apps FPGA 尝试发送一个小的部分 DMD 块时，这个 300ns 的建立时间窗口变得至关重要，如图 8-20 中的示例所示，Apps FPGA 将部分 DMD 块的总共 3 行（表 8-2，ROW_LENGTH = 3）发送到 DLPC964：

DLPLCRC964EVM 三个 DMD 行的加载操作的 DMDLOAD_REQ 建立时间图 8-20 三个 DMD 行的加载操作的 DMDLOAD_REQ 建立时间
  1. APPS FPGA 发送一个块控制字以指示 Aurora 块传输开始。
  2. 通过四个 Aurora 数据接口通道发送三个数据行后，Apps FPGA 等待 300ns 的建立时间到期，然后再发出 DMDLOAD_REQ。
    注： 300ns 是从数据接口上的第一个 TVALID 开始进行测量的。
  3. 一旦满足建立时间，Apps FPGA 就会将 DMDLOAD_REQ 置为有效。
  4. BLKLOADZ 由 DLPC964 置为有效以指示 DMD 数据加载操作正在运行。

对于不需要数据包的操作，例如块清除（表 8-3，LOAD_TYPE = 001）和块置位（表 8-3，LOAD_TYPE = 010）。这 300ns 的建立时间 DMDLOAD_REQ 仍然是必需的，并从块控制字数据包测得。图 8-21 是一个块置位操作的示例。

DLPLCRC964EVM 块置位操作的 DMDLOAD_REQ 建立时间图 8-21 块置位操作的 DMDLOAD_REQ 建立时间
  1. Apps FPGA 发送一个块控制字数据包以启动块置位操作。请注意，该操作不需要任何块数据，因为四个数据接口保持空闲状态 (gtX_s_axi_tx_tvalid = ‘0’)。
  2. Apps FPGA 在 300ns 的建立时间后将 DMDLOAD_REQ 置为有效。由于块置位操作不需要 Aurora 数据传输，因此这 300ns 的建立时间从块控制字测得。
  3. DLPC964 将 BLKLOADZ 置为有效以指示正在进行块置位操作。