ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

7.2.2 TPG 图形

启用图形循环后，图形 1-8 会通过 DLPC964 控制器进行循环。图形 9-14 不会循环，但可以由客户进行选择。

表 7-1 TPG 图形
图形编号 值 名称 说明
1 0x0 全开 全白背景，DMD 上的所有微镜均处于打开位置。
2 0x1 全关 全黑背景，DMD 上的所有微镜均处于关闭位置。
3 0x2 棋盘格 黑白色棋盘格图形，其中的方格为 64 像素（长）x 68 行（高）。图形高度和宽度被选择为可重复的 136 × 1,024 图像。
4 0x3 带边框的单像素网格 每个 136 × 1,024 区域周围都有一个单像素边框，每个区域内都刻有网格图形。垂直线的间隔为 32 像素，水平线的间隔为 34 行。
5 0x4 自西向东的对角线 对角线自西向东跨越每个段。
6 0x5 自东向西的对角线 ‌对角线自东向西跨越每个段。
7 0x6 水平线 16 行宽的水平线。
8 0x7 垂直线 16 像素宽的垂直线。
9 0x8 Load2 棋盘格 调试图形

黑白色棋盘格图形，其中的方格为 32 像素（长）x 34 行（高）。该图形在 0-67 行之间延续。68-135 行全部为黑色。这是为了方便说明 load2 操作是如何进行的。
10 0x9 10 ‌点 x 10 ‌点 调试图形

客户请求的图形，白色单像素在 X 和 Y 方向均匀间隔 8 像素。
11 0xA 反转棋盘格 调试图形

这是棋盘格图形 (0x2) 的反转版本。当用户选择该图形 (0xA) 时，图形计时器寄存器会使 BPG 在该图形和原始棋盘格图形 (0x2) 之间翻转。这有助于解决铰链记忆问题，因此必须在光源关闭时使用。
12 0xB 随机噪声图形 调试图形

用于客户倾斜角测试的随机噪声图形。
13 0xC 1x1 水平线 调试图形

每隔一行黑/白交替，可用于检查行加载是否有问题。
14 0xD 1x1 垂直线 调试图形

每隔一列黑/白交替，可用于检查数据总线是否有问题。
15 0xE 全开/全关 调试图形

选择此图形会使 BPG 根据图形计时器值在全开 (0x0) 和全关 (0x1) 图形之间切换。