ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

8.3.3.9 块以块控制字开始

Aurora 是没有 DMD 块概念的通用数据传输链路。要定义 DMD 块的开始，Apps 用户逻辑必须在数据传输之前通过通道 0 Aurora user-k 端口发送块控制字数据包。

如需有关 Aurora user-k 接口端口的详细信息，请参阅 Xilinx 应用手册第 2 章的表 2-10。总之，user-k 接口端口用于实现特定于应用的控制功能，独立于数据接口，且优先级高于数据接口。如表 8-2 所示，RTL 包装器 aurora_apps_tx_x12ln.v 向 Apps FPGA 用户逻辑公开四个 user-k 端口接口通道。

注： 只有通道 0 用于发送块控制字。DLPC964 控制器不会使用通过通道 1、2 和 3 的 user-k 端口发送的控制字数据包，并且会忽略这些数据包。
表 8-2 RTL 包装器“aurora_apps_tx_x12ln.v”user-k 端口使用情况
信号名称 信号方向 DLPC964 应用使用情况
gt0_s_axi_user_k_tx_tdata[191:0] Aurora 通道 0 的输入 要发送的 192 位块控制字数据包
gt0_s_axi_user_k_tx_tvalid Aurora 通道 0 的输入

用户逻辑将此信号置为高电平有效以向 Aurora 内核指示块控制字有效，因此可进行发送。

Aurora 内核在 tvalid 为低电平时会忽略字。
gt0_s_axi_user_k_tx_tready Aurora 通道 0 的输出

当接受块控制字时，Aurora 内核将此信号置为高电平有效。

当忽略字时（例如内核未准备好接受输入字），置为无效。
gt1_s_axi_user_k_tx_tdata[191:0] Aurora 通道 1 的输入 未使用
gt1_s_axi_user_k_tx_tvalid Aurora 通道 1 的输入 未使用
gt1_s_axi_user_k_tx_tready Aurora 通道 1 的输出 未使用
gt2_s_axi_user_k_tx_tdata[191:0] Aurora 通道 2 的输入 未使用
gt2_s_axi_user_k_tx_tvalid Aurora 通道 2 的输入 未使用
gt2_s_axi_user_k_tx_tready Aurora 通道 2 的输出 未使用
gt3_s_axi_user_k_tx_tdata[191:0] Aurora 通道 3 的输入 未使用
gt3_s_axi_user_k_tx_tvalid Aurora 通道 3 的输入 未使用
gt3_s_axi_user_k_tx_tready Aurora 通道 3 的输出 未使用

表 8-3 介绍了 192 位块控制字中的各种字段。块控制字不仅定义了 DMD 块的开始，还包含关于 DLPC964 控制器如何处理 DMD 块数据接收的指导说明和信息。

表 8-3 块控制字段定义
字段位置 字段类型 字段说明
gt0_s_axi_user_k_tx_tdata[7:0] USER_BLOCK_NUMBER 必须设置为零 (0x00)。0x00 以外的值均无效，如果此字段不为零，DLPC964 控制器会忽略整个 192 位控制字。
gt0_s_axi_user_k_tx_tdata[11:8] BLOCK_ADDRESS

指示 DLPC964 将操作应用到的 DMD 块地址。

0000：DMD 块 0

0001：DMD 块 1

0010：DMD 块 2

….….

1111：DMD 块 15
gt0_s_axi_user_k_tx_tdata[15:7] 保留，未使用。
gt0_s_axi_user_k_tx_tdata[24:16] ROW_LENGTH DLPC964 加载用户数据的行数。DLP991U 和 DLP991UUV DMD 在每个块中有 136 行，因此有效范围为 1-136。包括 0 在内的所有其他值均无效。设置为 136 表示执行全块操作。值 1 至 135 表示非全块的操作。
注： 在 LOAD_TYPE 为 000 时使用此字段。
gt0_s_axi_user_k_tx_tdata[34:32] LOAD_TYPE

000：块加载。DLPC964 将用户数据加载到由 BLOCK_ADDRESS 和 ROW_LENGTH 定义的 DMD 阵列区域中。

001：块清除。DLPC964 将 DMD 阵列中由 BLOCK_ADDRESS 定义的整个块清零。

010：块置位。DLPC964 将 DMD 阵列中由 BLOCK_ADDRESS 定义的整个块设置为 1。其他值：保留，请勿使用。

注： 在 001（块清除）或 010（块置位）操作中，ROW_LENGTH 和 NORTH_SOUTH_FLIP 字段会被忽略，因为清除和置位操作会影响整个 DMD 块阵列。换句话说，块置位/清除操作不支持非全块的操作。
gt0_s_axi_user_k_tx_tdata[36] NORTH_SOUTH_FLIP

控制 DMD 块内的数据加载方向。

0：DLPC964 从第 1 行开始加载数据并向上计数。

1：DLPC964 从第 136 行开始加载数据并向下计数。
gt0_s_axi_user_k_tx_tdata[29:28] DMD_SEGMENT

当 SINGLE_CHANNEL_MODE =“1”时，选择 DLC964 将操作应用到的 DMD 段。

如果 SINGLE_CHANNEL_MODE =“0”，DLPC964 控制器会忽略此字段。
gt0_s_axi_user_k_tx_tdata[30] SINGLE_CHANNEL_MODE

1：单通道运行。仅使用 Aurora 通道 0 运行 DMD 阵列。

0：正常运行。使用所有四个 Aurora 通道运行 DMD 阵列。
gt0_s_axi_user_k_tx_tdata[191:31] 保留，未使用。

图 8-17 显示了 Aurora 块发送开始时通过通道 0 user-k 端口发送 192 位块控制字（本例中加载 DMD 块 1 的全部 136 行）。

DLPLCRC964EVM 块以块控制字开始的波形图 8-17 块以块控制字开始的波形
  1. 通过在 gt0_s_axi_user_k_tx_tdata[191:0] 总线上使用正确的块控制字，Apps FPGA 用户逻辑将 TVALID 标志 (gt0_s_axi_user_k_tx_tvalid) 置为有效，并等待 Aurora 内核的响应。
  2. Aurora 将 TREADY 标志 gt0_s_axi_user_k_tx_tready 置为有效，指示内核已接受 192 位 user-k 数据。
  3. 发送块控制字后，Apps FPGA 用户逻辑开始在全部四个数据接口上进行 Aurora 块传输。