ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

6.15 DLPC964 Apps FPGA IO

信号名称 输入/输出 说明

refclk_ui_p

refclk_ui_n

 输入 从 DLPC964 Apps FPGA 生成的固定 300MHz DIFF_SSTL12 基准时钟（基准来自 ZCU102：U42）。
reset_ui 输入 用于复位 DLPC964 Apps FPGA 的按钮（基准来自 ZCU102：AF15）。
irqz 输入 来自 DLPC964 控制器的 PBC 中断。
running 输出 转到 DLPC964 Apps FPGA 上的 LED0（参考自 ZCU102 GPIO_LED_0）以在退出复位时发出信号。
C964_init_done 输入 来自 DLPC964 的输入，指示 DLPC964 Apps FPGA 退出复位。
wdt_enablez 输出 在运行期间，看门狗计时器设置为“1”。对于 ZCU102，引脚映射到备用 FMC_HPC0_LA24_P，该引脚已不再使用。
rxlpmen 输出 设置为 0 可实现低功耗模式均衡。更多信息，请参阅 Xilinx 应用手册。
ext_hssi_rst 输出 复位 DLPC964 HSSI 接口的信号。
hssi_bus_err 输入 从 DLPC964 指示在将最后一个块加载到 DLPC964 时存在同步错误。
hssi_rst_act 输入 从 DLPC964 向 Apps DLPC964 指示 HSSI 正在复位。
load2 输出 在 DLPC964 初始化过程中用于在 load2 模式下设置 DMD。
blkmode[1:0] 输出 在 DLPC964 初始化过程中用于设置 DMD 超块模式。
blkaddr[4:0] 输出 发出的 mcp_start 发送到的块（或超块）地址。
mcp_start 输出 指示 DLPC964 加载任何发送到 DMD 的数据。
mcp_active[3:0] 输入 当 DMD 正在将数据加载到 DMD 时从 DLPC964 发出信号。一次只能进行 4 个加载。
blkloadz 输入 从 DLPC964 指示发送的块数据已加载完毕且已准备好发送至 DMD。
dmdload_req 输出 指示 DLPC964 将最近发送到控制器的块加载到 DMD 中。

gtrx_ch0_refclk_p/n

gtrx_ch1_refclk_p/n

gtrx_ch2_refclk_p/n

gtrx_ch3_refclk_p/n

 输入 DLPC964 为每个 Aurora 发送通道（GTH 通道 0 - 3）提供的基准时钟。
ch0_gtx_p/n[2:0] 输出

Aurora 10Gbps 发送通道 0。

user-k 数据仅与数据一起通过通道 0 发送。

启用慢速模式 (pbc_bpg_normal_mode_en = 0) 时，通道 0 是唯一发送数据的通道。
ch1_gtx_p/n[2:0] 输出 Aurora 10Gbps 发送通道 1。
ch2_gtx_p/n[2:0] 输出 Aurora 10Gbps 发送通道 2。
ch3_gtx_p/n[2:0] 输出 Aurora 10Gbps 发送通道 3。
i2c_sda INOUT 与 DLPC964 共享的 I2C 数据线路。
i2c_scl INOUT 与 DLPC964 共享的 I2C 时钟线路。
fmc_gpio[6:0] INOUT DLPC964 Apps FPGA 和 DLPC964 之间的 GPIO。
led 输出 转到 DLPC964 Apps FPGA 上的 LED1（参考自 ZCU102 GPIO_LED_1）以在启用 BPG 时发出信号。
heartbeat_led 输出 连接到 ZCU102 上的 LED7（基准来自 ZCU102 GPIO_LED_7），用于指示位流成功加载到器件上。LED 每 1.3 秒闪烁一次。
testmux_uo[15:0] INOUT 适用于 DLPC964 Apps FPGA 的调试多路复用器。