ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 简介
  5. 说明
  6. 开始使用
  7. 特性
  8. 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

关键定义

  • 块:块是 DMD 的一个 136 行 x 4,096 像素的区域。DMD 分为 16 个这样的块,因此 DMD 的总图像尺寸为 2,176 行 x 4,096 像素。在 DLPC964 Apps FPGA 中‌可以对这些块单独寻址 (0x0 - 0xF)。
  • 段:每个块有四个段(A、B、C 和 D)。每个段包含 136 行 x 1,024 像素。在正常运行期间,四个段同时加载。在慢速模式下,每个段单独加载。
  • 组:在双通道模式或四通道模式下,块将分组进行更新。下表列出了这些组。请注意,在双通道模式或四通道模式下,用户必须启用或禁用整个组中的所有块,这一点非常重要。
块载入地址0x00x10x20x30x40x50x60x70x80x90xA0xB0xC0xD0xE0xF
双通道模式组0x00x20x40x60x80xA0xC0xE
四通道模式组0x00x40x80xC

图 6-9图 6-10 提供了在 x4 模式和全局模式下发送块的简单时序示例。

DLPLCRC964EVM x4 模式图 6-9 x4 模式
DLPLCRC964EVM 全局模式图 6-10 全局模式
  • DLPC964 Apps:加载了 Apps FPGA 位流的 Xilinx ZCU102。
  • DLPC964:与 DMD 连接的 DLPC964 控制器。
  • 模式:有四种模式:单通道 (0x0)、双通道或 x2 (0x1)、四通道或 x4 (0x2) 和全局 (0x3) 模式。下面和节 7中详细介绍了这些模式。
  • 单通道 (0x0) 模式:在单通道模式下,向每个块加载数据,一旦 DLPC964 完成将单个块加载到 DMD 的过程,DMD 就会通过 MCP_Start 信号进行更新。由于每个块可单独更新,因此有效的块模式地址为 0x0 - 0xF。
  • 双通道 (0x1) 模式:双通道模式意味着,一旦 DLPC964 在一个组的 2 个块中加载了数据,DMD 就会使用单个 MCP_Start 信号更新这两个块。由于一次更新 2 个块,因此有效的块模式地址为 0x0、0x2、0x4、0x6、0x8、0xA、0xC 和 0xE。
    注: 请注意,在双通道模式中启用和禁用块时,必须启用或禁用组中的所有块。
  • 四通道 (0x2) 模式:四通道模式意味着,一旦 DLPC964 在一个组的 4 个块中加载了数据,DMD 就会使用单个 MCP_Start 信号更新所有这 4 个块。由于一次更新 4 个块,因此有效的块模式地址为 0x0、0x4、0x8 和 0xC。
  • 全局 (0x3) 模式:这是默认启动模式。在全局模式下,所有已启用的块都会加载,一旦 DLPC964 完成,MCP_Start 信号就会一次性更新所有块。由于所有块会一次性更新,因此下一个加载操作需要等待,直至微镜达到稳定状态。
    注: 这一时间称为微镜趋稳时间,必须约为 8μs。
  • 块加载类型:使用 Aurora GTH 接口中的 user-k 先于数据发送块加载类型。DMD 支持 3 种不同类型的加载:正常 (0x0)、清除 (0x1) 和置位 (0x2)。
  • 正常 (0x0):这是默认的块加载类型。正常加载类型指示 DLPC964 将 user-k 数据之后的任何数据加载到 DMD 中。
  • 清除 (0x1):清除加载类型不发送任何数据。这是因为当 DLPC964 接收到清除加载类型时,DLPC964 会将指定块中的微镜设置为关闭状态 (0)。
  • 置位 (0x2):置位加载类型不发送任何数据。这是因为当 DLPC964 接收到置位加载类型时,DLPC964 会将指定块中的镜像设置为开启状态 (1)。
  • MCP_Start:微镜时钟脉冲启动 (MCP_Start) 指示 DMD 使用发送的数据更新微镜。DLPC964 根据所选模式和块模式地址确定要更新的块。
  • 像素行/行:像素行是指 4,096 个像素的水平行。这可以看作是 DMD 上的 y 位置。
  • 像素列/列:像素列是指 2,176 个像素的垂直列。这可以看作是 DMD 上的 x 位置。
  • 快速和慢速模式:默认情况下启用快速模式。快速模式是指在 4 个 Aurora GTH 通道上并行发送一个块的所有 4 个段。慢速模式仅使用第一个 GTH 通道并按顺序发送段。有关段排序的更多详细信息,请参阅图形模式部分。
  • Load2 模式:Load2 默认禁用。在 Load2 模式下,DLPC964 Apps 仅发送指定行数的一半(请求 136 行时,仅发送 68 行)。这是因为在该模式下,DMD 每 2 行加载一次相同的数据。