ZHCUBV0B March   2024  – August 2026 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 说明
  6. 3 开始使用
  7. 4 特性
  8. 5 评估模块概述
    1. 5.1 套件内容
    2. 5.2 规格
    3. 5.3 假设
    4. 5.4 Apps FPGA 硬件目标
  9. 6 Apps FPGA 模块
    1. 6.1  Apps FPGA 方框图
    2. 6.2  BPG 模块
    3. 6.3  BRG 模块
      1. 6.3.1 启动信号逻辑
      2. 6.3.2 延时需求逻辑
      3. 6.3.3 已发送和已加载的块逻辑
    4. 6.4  BRG_ST 模块
    5. 6.5  PGEN 模块
    6. 6.6  PGEN_MCTRL 模块
    7. 6.7  PGEN_SCTRL 模块
    8. 6.8  PGEN_PRM 模块
    9. 6.9  PGEN_ADDR_ROM
    10. 6.10 HSSTOP 模块
    11. 6.11 SSF 模块
    12. 6.12 ENC 模块
    13. 6.13 Xilinx IP
      1. 6.13.1 PGEN_SPBROM_v3
      2. 6.13.2 MAINPLL
      3. 6.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 6.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 6.14 参考文档
    15. 6.15 DLPC964 Apps FPGA IO
    16. 6.16 关键定义
  10. 7 功能配置
    1. 7.1 启用的块数
    2. 7.2 图形循环启用
      1. 7.2.1 南‌/北翻转
      2. 7.2.2 TPG 图形
      3. 7.2.3 图形模式
      4. 7.2.4 切换模式
      5. 7.2.5 更改 BPG 图形
  11. 8 附录
    1. 8.1 Vivado Chipscope 捕获结果
    2. 8.2 DLPC964 Apps 位流加载
      1. 8.2.1 将位流加载到 FPGA 中
      2. 8.2.2 将位流加载到闪存中
    3. 8.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 8.3.1 工作原理
      2. 8.3.2 概述
      3. 8.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 8.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 8.3.3.2  配置 Core Options
        3. 8.3.3.3  信道配置
        4. 8.3.3.4  ‌Shared Logic 选项
        5. 8.3.3.5  生成示例设计文件
        6. 8.3.3.6  RTL 文件列表
        7. 8.3.3.7  单通道 3 通道 Aurora 内核 RTL 包装器
        8. 8.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 8.3.3.9  块以块控制字开始
        10. 8.3.3.10 块以 DMDLOAD_REQ 完成
        11. 8.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 8.3.3.12 单通道传输模式
        13. 8.3.3.13 DMD 块阵列数据映射
        14. 8.3.3.14 Xilinx IBERT
  12. 9 其他信息
    1. 9.1 缩略语和首字母缩写词
  13. 10德州仪器 (TI) 相关文档
  14. 11修订历史记录

7.2.3 图形模式

注： 更改图形模式时，请执行下面节 7.2.4中的步骤

图形模式寄存器允许用户尝试各种 DLPC964 运行模式。下表介绍了所有可用的图形模式：

模式编号 值 名称 设置 注释
1 0x0 全局模式
  • 全局复位模式 (0x3)
  • 正常加载类型 (0x0)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)
 在全局复位模式下，所有启用的块按顺序加载数据。加载所有块后，MCP_Start 信号会同时复位所有块。
2 0x1 四通道模式
  • 四通道复位模式 (0x2)
  • 正常加载类型 (0x0)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)
 在四通道复位模式下，4 个块按顺序加载。加载一个组中的 4 个块后，MCP_Start 信号会同时对该组中的 4 个块发出复位命令。
注： 在四通道复位模式下有 4 个块“组 (groups)”。块 0-3、4-7、8-11 和 12-15。一个组中的所有块必须同时启用或禁用。
3 0x2 双通道模式
  • 双通道复位模式 (0x1)
  • 正常加载类型 (0x0)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)
 在双通道复位模式下，2 个块按顺序加载。加载一个组中的 2 个块后，MCP_Start 信号会同时对该组中的 2 个块发出复位命令。
注： 在双通道复位模式下有 8 个块“组”。块 0-1、2-3、4-5、6-7、8-9、10-11、12-13、14-15。一个组中的所有块必须同时启用或禁用。
4 0x3 单通道模式
  • 单通道复位模式 (0x0)
  • 正常加载类型 (0x0)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)
 在单通道复位模式下，每次加载一个块，一旦 DLPC964 将发送的数据加载到 DMD 中，MCP_Start 信号就会复位这一个块。
5 0x4 全局清除模式
  • 全局复位模式 (0x3)
  • 清除加载类型 (0x1)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)

此模式显示 DLPC964 系统中如何使用清除块加载类型。

清除加载类型不需要任何数据，因为相应的块会将所有微镜置于关闭状态 (0)。由于清除加载类型后续不会发送任何数据，因此无需发送命令有效信号，而仅发送 DMD 加载信号。

MCP_Start 信号遵循与全局模式相同的图形。
6 0x5 全局置位模式
  • 全局复位模式 (0x3)
  • 置位加载类型 (0x2)
  • 禁用 Load2 (0x0)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)

此模式显示 DLPC964 系统中如何使用置位块加载类型。

置位加载类型与清除加载类型的作用刚好相反，也不需要任何数据。设置加载类型会将所有微镜设置为开启状态 (1)。与清除加载类型一样，无需命令有效信号，只需 DMD 加载信号。

MCP_Start 信号遵循与全局模式相同的图形。
7 0x6 全局 Load2 模式
  • 全局复位模式 (0x3)
  • 正常加载类型 (0x0)
  • 启用 Load2 (0x1)
  • 启用快速模式 (0x1)
  • 加载的总行数 (136 = 0x88)

启用 load2 操作会指示 DMD 将接收到的一行数据加载到 DMD 的两行中。

DLPC964 Apps FPGA 在 Load2 操作期间的作用是确保通过 Aurora HSS 通道发送最多 68 行，并确保在 user-k 控制参数中启用的行数也减半。
8 0x7 单通道慢速模式
  • 单通道复位模式 (0x0)
  • 正常加载类型 (0x0)
  • 禁用 Load2 (0x0)
  • 启用慢速模式 (0x0)
  • 加载的总行数 (136 = 0x88)

慢速模式（或禁用快速模式）会使 DLPC964 Apps FPGA 仅通过单个通道（4 个 10Gbps 信道，而不是 12 个）发送数据。

为此，必须在 1 个通道上按顺序发送块的每个段，而不是并行发送。这些数据段必须按以下顺序发送：‌D (0x3) → C (0x2) → B (0x1) → A (0x0)。一旦发送了全部 4 个段，即可发出 MCP_Start 信号。

MCP_Start 信号的行为与单模式中的行为相同。