ZHCU749 November   2020

 

  1.   说明
  2.   资源
  3.   特性
  4.   应用
  5.   5
  6. 1系统说明
    1. 1.1 智能家居和物联网应用
    2. 1.2 移动智能电视和移动投影仪应用
    3. 1.3 工业应用
  7. 2系统概述
    1. 2.1 方框图
    2. 2.2 设计注意事项
    3. 2.3 总体布局建议
      1. 2.3.1 DLPC3436 布局指南
        1. 2.3.1.1 PLL 电源布局
        2. 2.3.1.2 I2C 接口性能
        3. 2.3.1.3 DMD 控制和 Sub-LVDS 信号
        4. 2.3.1.4 布局层变更
        5. 2.3.1.5 残桩
        6. 2.3.1.6 终端
        7. 2.3.1.7 布线过孔
      2. 2.3.2 FPGA DDR3L SDRAM 接口布线
      3. 2.3.3 DLPA2005 布局建议
        1. 2.3.3.1 布局指南
        2. 2.3.3.2 布局示例
        3. 2.3.3.3 散热注意事项
      4. 2.3.4 DMD 柔性电缆接口布局指南
    4. 2.4 主要产品
  8. 3硬件、软件、测试要求和测试结果
    1. 3.1 硬件要求
    2. 3.2 测试设置
    3. 3.3 测试结果
  9. 4设计和文档支持
    1. 4.1 设计文件
      1. 4.1.1 原理图
      2. 4.1.2 BOM
      3. 4.1.3 布局文件
      4. 4.1.4 机械文件
    2. 4.2 软件
    3. 4.3 文档支持
    4. 4.4 支持资源
    5. 4.5 商标

2.3.2 FPGA DDR3L SDRAM 接口布线

FPGA 至 DDR3L SDRAM 接口基于 533MHz DDR 时钟速率。图 2-3 中显示了 Xilinx Zynq FPGA (XC7Z020-1CLG484I4493) 至超低功耗微控制器 DDR3 SDRAM (MT41K64M16TW-107 IT) 的接口图，而表 2-4 中定义了推荐的接口布局指南。

GUID-C3867DA9-71EA-4AD6-8440-49EBD261FC2C-low.gif图 2-3 FPGA-DDR3L 接口
表 2-4 建议的 FPGA-DDR3L PCB 迹线延迟
网络名 最小迹线延迟 (ps) 最大迹线延迟 (ps) 迹线阻抗 (Ω)
DDR_A(12:0) 175 225 40
DDR_BA(2:0) 175 225 40
DDR_CAS_B 175 225 40
DDR_CKE 150 175 40
DDR_CS_B 175 225 40
DDR_DRST_B 175 225 40
DDR_ODT 175 225 40
DDR_RAS_B 175 225 40
DDR_WE_B 150 175 40
DDR_CK(P,N) 208 212 80 差动
DDR_DQS_P0、DDR_DQS_N0 180 190 40
DDR_DM0 180 200 40
DDR_DQ(7:0) 180 200 40
DDR_DQS_P1、DDR_DQS_N1 180 190 40
DDR_DM1 180 200 40
DDR_DQ(15:8) 180 200 40

PCB 布线最佳做法：

  • 尽可能使用 PCB 内层。
  • 布线 DDR_DQ(7:0)、DDR_DM0 和 DDR_DQS_(P,N)0 位于同一层。
  • 布线 DDR_DQ(15:8)、DDR_DM1 和 DDR_DQS_(P,N)1 位于同一层。
  • DDR_DQS_P0/N0 应具有相同的延迟。
  • DDR_DQS_P1/N1 应具有相同的延迟。