ZHCU749 November   2020

 

  1.   说明
  2.   资源
  3.   特性
  4.   应用
  5.   5
  6. 1系统说明
    1. 1.1 智能家居和物联网应用
    2. 1.2 移动智能电视和移动投影仪应用
    3. 1.3 工业应用
  7. 2系统概述
    1. 2.1 方框图
    2. 2.2 设计注意事项
    3. 2.3 总体布局建议
      1. 2.3.1 DLPC3436 布局指南
        1. 2.3.1.1 PLL 电源布局
        2. 2.3.1.2 I2C 接口性能
        3. 2.3.1.3 DMD 控制和 Sub-LVDS 信号
        4. 2.3.1.4 布局层变更
        5. 2.3.1.5 残桩
        6. 2.3.1.6 终端
        7. 2.3.1.7 布线过孔
      2. 2.3.2 FPGA DDR3L SDRAM 接口布线
      3. 2.3.3 DLPA2005 布局建议
        1. 2.3.3.1 布局指南
        2. 2.3.3.2 布局示例
        3. 2.3.3.3 散热注意事项
      4. 2.3.4 DMD 柔性电缆接口布局指南
    4. 2.4 主要产品
  8. 3硬件、软件、测试要求和测试结果
    1. 3.1 硬件要求
    2. 3.2 测试设置
    3. 3.3 测试结果
  9. 4设计和文档支持
    1. 4.1 设计文件
      1. 4.1.1 原理图
      2. 4.1.2 BOM
      3. 4.1.3 布局文件
      4. 4.1.4 机械文件
    2. 4.2 软件
    3. 4.3 文档支持
    4. 4.4 支持资源
    5. 4.5 商标

2.3.1.3 DMD 控制和 Sub-LVDS 信号

表 2-1 最大引脚对引脚 PCB 互连建议
DMD 总线信号(1)(2)信号互连拓扑单位
单板信号布线长度多板信号布线长度
DMD_HS_CLK_P
DMD_HS_CLK_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD_LS_CLK6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_WDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_RDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_DEN_ARSTZ7.0
(177.8)		请参阅 (3)in
(mm)
(1) 最大信号布线长度将迂回布线计算进来。
(2) 由于连接器的影响，多板 DMD 布线长度存在更严格的限制。
(3) 由于 PCB 之间存在差异，因此无法定义这些建议。任何电路板设计都应使用控制器 IBIS 模型（可在控制器网页的工具与软件 选项卡中找到）进行 SPICE 仿真，确保布线长度不会违反信号要求。
表 2-2 高速 PCB 信号布线匹配要求
信号组长度匹配(1)(2)(3)
接口 信号组 基准信号 最大失配(4) 单位
DMD(5) DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		 DMD_HS_CLK_P
DMD_HS_CLK_N		 ±1.0
(±25.4)		 in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD DMD_HS_WDATA_x_P DMD_HS_WDATA_x_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_HS_CLK_P DMD_HS_CLK_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_LS_WDATA
DMD_LS_RDATA		 DMD_LS_CLK ±0.2
(±5.08)		 in
(mm)
DMD DMD_DEN_ARSTZ 不适用 不适用 in
(mm)
(1) 长度匹配值仅适用于 PCB 布线长度。无需额外考虑与 DLPC34xx 控制器或 DMD 相关的内部封装布线失配。
(2) 对 DMD HS 数据线进行训练。这就是为什么定义的匹配要求相较于 LS 数据线而言略显宽松。
(3) DMD LS 信号为单端信号。
(4) 信号组的失配变化始终与基准信号相关。
(5) DMD HS 数据线是差分数据线，因此这些规格是成对的。
表 2-3 信号要求
参数 基准 要求
源串联端接 DMD_LS_WDATA 必需
DMD_LS_CLK 必需
DMD_DEN_ARSTZ 可接受
DMD_LS_RDATA 必需
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
终点端接 DMD_LS_WDATA 不可接受
DMD_LS_CLK 不可接受
DMD_DEN_ARSTZ 不可接受
DMD_LS_RDATA 不可接受
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
PCB 阻抗 DMD_LS_WDATA 68Ω ±10%
DMD_LS_CLK 68Ω ±10%
DMD_DEN_ARSTZ 68Ω ±10%
DMD_LS_RDATA 68Ω ±10%
DMD_HS_WDATA_x_y 100Ω ±10%
DMD_HS_CLK_y 100Ω ±10%
信号类型 DMD_LS_WDATA 以 DMD_LS_DCLK 为基准的 SDR（单一数据速率）
DMD_LS_CLK 以 DMD_LS_DCLK 为基准的 SDR
DMD_DEN_ARSTZ SDR
DMD_LS_RDATA 以 DMD_LS_DLCK 为基准的 SDR
DMD_HS_WDATA_x_y sub-LVDS
DMD_HS_CLK_y sub-LVDS