ZHCSY65 July   2025 DLPC8424 , DLPC8444 , DLPC8454

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 兼容性表
  6. 5 引脚配置和功能
    1.     7
    2. 5.1  初始化、板级测试和调试
    3. 5.2  V-by-One 接口输入数据和控制
    4. 5.3  FPD-Link 端口输入数据和控制
    5. 5.4  DSI 输入数据和时钟（DLPC8424、DLPC8444 和 DLPC8454 不支持）
    6. 5.5  DMD SubLVDS 接口
    7. 5.6  DMD 复位和低速接口
    8. 5.7  闪存接口
    9. 5.8  外设接口
    10. 5.9  GPIO 外设接口
    11. 5.10 时钟和 PLL 支持
    12. 5.11 电源和接地
    13. 5.12 I/O 类型下标定义
    14. 5.13 内部上拉和下拉电阻器特性
  7. 6 规格
    1. 6.1  绝对最大额定值
    2.     23
    3. 6.2  ESD 等级
    4. 6.3  建议运行条件
    5. 6.4  热性能信息
    6. 6.5  电源电气特性
    7. 6.6  引脚电气特性
    8. 6.7  DMD SubLVDS 接口电气特性
    9.     30
    10. 6.8  DMD 低速接口电气特性
    11.     32
    12. 6.9  V-by-One 接口电气特性
    13. 6.10 FPD-Link LVDS 电气特性
    14. 6.11 USB 电气特性
    15.     36
    16. 6.12 系统振荡器时序要求
    17.     38
    18. 6.13 电源和复位时序要求
    19.     40
    20. 6.14 V-by-One 接口一般时序要求
    21.     42
    22. 6.15 FPD-Link 接口一般时序要求
    23. 6.16 闪存接口时序要求
    24.     45
    25. 6.17 源帧时序要求
    26.     47
    27. 6.18 同步串行端口接口时序要求
    28.     49
    29. 6.19 I2C 接口时序要求
    30. 6.20 可编程输出时钟时序要求
    31. 6.21 JTAG 边界扫描接口时序要求（仅限调试）
    32.     53
    33. 6.22 DMD 低速接口时序要求
    34.     55
    35. 6.23 DMD SubLVDS 接口时序要求
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 输入源
      2. 7.3.2 V-by-One 接口
      3. 7.3.3 FPD-Link 接口
      4. 7.3.4 DMD (SubLVDS) 接口
      5. 7.3.5 串行闪存接口
      6. 7.3.6 GPIO 支持的功能
        1.       67
        2.       68
      7. 7.3.7 调试支持
  9. 8 电源相关建议
    1. 8.1 系统上电和断电序列
    2. 8.2 DMD 快速停止控制 (PARKZ)
    3. 8.3 电源管理
    4. 8.4 热插拔用法
    5. 8.5 未使用的输入源接口的电源
    6. 8.6 电源
      1. 8.6.1 DLPA3085 或 DLPA3082 电源
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 DLPC8424 或 DLPC8444 或 DLPC8454 基准时钟布局指南
        1. 9.1.1.1 建议的晶体振荡器配置
      2. 9.1.2 V-by-One 接口布局注意事项
      3. 9.1.3 DMD 最大引脚对引脚 PCB 互连蚀刻长度
      4. 9.1.4 电源布局指南
    2. 9.2 散热注意事项
  11. 10器件和文档支持
    1. 10.1 第三方产品免责声明
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 器件命名规则
      1. 10.5.1 器件标识
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
      1. 10.8.1 视频时序参数定义
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

7.3.3 FPD-Link 接口

DLPC84x4 支持两个 FPD-Link 5 通道端口，可配置为单端口使用（端口 A 或端口 B）或双端口使用（端口 A 和端口 B）。第三个 FPD 端口（端口 C）保留仅供并行端口使用。FPD 端口 A 和 B 在每个端口内支持有限的一组重映射选项，但端口之间不会进行重映射。使用此特性时，每个唯一通道对只能映射到一个唯一目标通道对，并且不支持通道内重映射（即 P 与 N 交换）。此外，可以交换 A 端口和 B 端口。通道和端口重映射（在闪存中指定）有助于根据需要进行电路板布局布线。图 7-3 展示了典型通道映射。备用通道映射的示例如图 7-4 所示。表 7-9 中展示了可用的特定端口内重映射选项。


DLPC8424 DLPC8444 DLPC8454 典型 FPD-Link 端口通道映射示例

图 7-3 典型 FPD-Link 端口通道映射示例

DLPC8424 DLPC8444 DLPC8454 备用 FPD-Link 端口通道映射示例

图 7-4 备用 FPD-Link 端口通道映射示例
表 7-9 FPD-Link 端口内数据映射选项
端口 A 和 B 的映射选项输入数据端口内部最终数据路径
0P2x_LVDS_D0_P/NFPD_x_PA
1P2x_LVDS_D1_P/NFPD_x_PA
2P2x_LVDS_D2_P/NFPD_x_PA
3P2x_LVDS_D3_P/NFPD_x_PA
4P2x_LVDS_D4_P/NFPD_x_PA
4P2x_LVDS_D0_P/NFPD_x_PB
0P2x_LVDS_D1_P/NFPD_x_PB
1P2x_LVDS_D2_P/NFPD_x_PB
2P2x_LVDS_D3_P/NFPD_x_PB
3P2x_LVDS_D4_P/NFPD_x_PB
3P2x_LVDS_D0_P/NFPD_x_PC
4P2x_LVDS_D1_P/NFPD_x_PC
0P2x_LVDS_D2_P/NFPD_x_PC
1P2x_LVDS_D3_P/NFPD_x_PC
2P2x_LVDS_D4_P/NFPD_x_PC
2P2x_LVDS_D0_P/NFPD_x_PD
3P2x_LVDS_D1_P/NFPD_x_PD
4P2x_LVDS_D2_P/NFPD_x_PD
0P2x_LVDS_D3_P/NFPD_x_PD
1P2x_LVDS_D4_P/NFPD_x_PD
1P2x_LVDS_D0_P/NFPD_x_PE
2P2x_LVDS_D1_P/NFPD_x_PE
3P2x_LVDS_D2_P/NFPD_x_PE
4P2x_LVDS_D3_P/NFPD_x_PE
0P2x_LVDS_D4_P/NFPD_x_PE

无论物理 FPD 接口的重映射情况如何，DLPC84x4 都支持与实际物理接口建立多个数据映射。共有三种不同的 30 位数据映射，支持两种不同的 24 位数据映射。FPD 源必须至少匹配其中一个映射。这些映射如表 7-10、表 7-11、表 7-12、表 7-13 和表 7-14 所示。

表 7-10 FPD-Link 数据映射到物理接口（30 位模式 0）
位映射 - 30 位模式 0(1)
（每像素 30 位）
映射器输入RGB/YCbCr 4:4:4YCbCr 4:2:2映射器输出
PA-6G/Y[4]Y[4]A(4)
PA-5R/Cr[9]Cb/Cr[9]B(9)
PA-4R/Cr[8]Cb/Cr[8]B(8)
PA-3R/Cr[7]Cb/Cr[7]B(7)
PA-2R/Cr[6]Cb/Cr[6]B(6)
PA-1R/Cr[5]Cb/Cr[5]B(5)
PA-0R/Cr[4]Cb/Cr[4]B(4)
PB-6B/Cb[5]未使用C(5)
PB-5B/Cb[4]未使用C(4)
PB-4G/Y[9]Y[9]A(9)
PB-3G/Y[8]Y[8]A(8)
PB-2G/Y[7]Y[7]A(7)
PB-1G/Y[6]Y[6]A(6)
PB-0G/Y[5]Y[5]A(5)
PC-6Data EnData EnData En
PC-5VSYNCVSYNCVSYNC
PC-4HSYNCHSYNCHSYNC
PC-3B/Cb[9]未使用C(9)
PC-2B/Cb[8]未使用C(8)
PC-1B/Cb[7]未使用C(7)
PC-0B/Cb[6]未使用C(6)
PD-63D_L/R_Ref3D_L/R_Ref3D_Ref
PD-5B/Cb[3]未使用C(3)
PD-4B/Cb[2]未使用C(2)
PD-3G/Y[3]Y[3]A(3)
PD-2G/Y[2]Y[2]A(2)
PD-1R/Cr[3]Cb/Cr[3]B(3)
PD-0R/Cr[2]Cb/Cr[2]B(2)
PE-6字段字段字段
PE-5B/Cb[1]未使用C(1)
PE-4B/Cb[0]未使用C(0)
PE-3G/Y[1]Y[1]A(1)
PE-2G/Y[0]Y[0]A(0)
PE-1R/Cr[1]Cb/Cr[1]B(1)
PE-0R/Cr[0]Cb/Cr[0]B(0)
(1) 输入数据位被定义为 bit[9] 为最高有效位，bit[0] 为最低有效位。
表 7-11 FPD-Link 数据映射到物理接口（30 位模式 1）
位映射 - 30 位模式 1(1)
（每像素 30 位）
映射器输入RGB/YCbCr 4:4:4YCbCr 4:2:2映射器输出
PA-6G/Y[2]Y[2]A(2)
PA-5R/Cr[7]Cb/Cr[7]B(7)
PA-4R/Cr[6]Cb/Cr[6]B(6)
PA-3R/Cr(5]Cb/Cr[5]B(5)
PA-2R/Cr[4]Cb/Cr[4]B(4)
PA-1R/Cr[3]Cb/Cr[3]B(3)
PA-0R/Cr[2]Cb/Cr[2]B(2)
PB-6B/Cb[3]未使用C(3)
PB-5B/Cb[2]未使用C(2)
PB-4G/Y[7]Y[7]A(7)
PB-3G/Y[6]Y[6]A(6)
PB-2G/Y[5]Y[5]A(5)
PB-1G/Y[4]Y[4]A(4)
PB-0G/Y[3]Y[3]A(3)
PC-6Data EnData EnData En
PC-5VSYNCVSYNCVSYNC
PC-4HSYNCHSYNCHSYNC
PC-3B/Cb[7]未使用C(7)
PC-2B/Cb[6]未使用C(6)
PC-1B/Cb[5]未使用C(5)
PC-0B/Cb[4]未使用C(4)
PD-63D_L/R_Ref3D_L/R_Ref3D_Ref
PD-5B/Cb[9]未使用C(9)
PD-4B/Cb[8]未使用C(8)
PD-3G/Y[9]Y[9]A(9)
PD-2G/Y[8]Y[8]A(8)
PD-1R/Cr[9]Cb/Cr[9]B(9)
PD-0R/Cr[8]Cb/Cr[8]B(8)
PE-6字段字段字段
PE-5B/Cb[1]未使用C(1)
PE-4B/Cb[0]未使用C(0)
PE-3G/Y[1]Y[1]A(1)
PE-2G/Y[0]Y[0]A(0)
PE-1R/Cr[1]Cb/Cr[1]B(1)
PE-0R/Cr[0]Cb/Cr[0]B(0)
(1) 输入数据位被定义为 bit[9] 为最高有效位，bit[0] 为最低有效位。
表 7-12 FPD-Link 数据映射到物理接口（30 位模式 2）
位映射 - 30 位模式 2(1)
（每像素 30 位）
映射器输入RGB/YCbCr 4:4:4YCbCr 4:2:2映射器输出
PA-6G/Y[0]Y[0]A(0)
PA-5R/Cr[5]Cb/Cr[5]B(5)
PA-4R/Cr[4]Cb/Cr[4]B(4)
PA-3R/Cr(3]Cb/Cr[3]B(3)
PA-2R/Cr[2]Cb/Cr[2]B(2)
PA-1R/Cr[1]Cb/Cr[1]B(1)
PA-0R/Cr[0]Cb/Cr[0]B(0)
PB-6B/Cb[1]未使用C(1)
PB-5B/Cb[0]未使用C(0)
PB-4G/Y[5]Y[5]A(5)
PB-3G/Y[4]Y[4]A(4)
PB-2G/Y[3]Y[3]A(3)
PB-1G/Y[2]Y[2]A(2)
PB-0G/Y[1]Y[1]A(1)
PC-6Data EnData EnData En
PC-5VSYNCVSYNCVSYNC
PC-4HSYNCHSYNCHSYNC
PC-3B/Cb[5]未使用C(5)
PC-2B/Cb[4]未使用C(4)
PC-1B/Cb[3]未使用C(3)
PC-0B/Cb[2]未使用C(2)
PD-63D_L/R_Ref3D_L/R_Ref3D_Ref
PD-5B/Cb[7]未使用C(7)
PD-4B/Cb[6]未使用C(6)
PD-3G/Y[7]Y[7]A(7)
PD-2G/Y[6]Y[6]A(6)
PD-1R/Cr[7]Cb/Cr[7]B(7)
PD-0R/Cr[6]Cb/Cr[6]B(6)
PE-6字段字段字段
PE-5B/Cb[9]未使用C(9)
PE-4B/Cb[8]未使用C(8)
PE-3G/Y[9]Y[9]A(9)
PE-2G/Y[8]Y[8]A(8)
PE-1R/Cr[9]Cb/Cr[9]B(9)
PE-0R/Cr[8]Cb/Cr[8]B(8)
(1) 输入数据位被定义为 bit[9] 为最高有效位，bit[0] 为最低有效位。
表 7-13 FPD-Link 数据映射到物理接口（24 位模式 0）(1)(2)
位映射 - 24 位模式 0(1)
（每像素 24 位）
映射器输入RGB/YCbCr 4:4:4YCbCr 4:2:2映射器输出
PA-6G/Y[0]Y[0]A(2)
PA-5R/Cr[5]Cb/Cr[5]B(7)
PA-4R/Cr[4]Cb/Cr[4]B(6)
PA-3R/Cr(3]Cb/Cr[3]B(5)
PA-2R/Cr[2]Cb/Cr[2]B(4)
PA-1R/Cr[1]Cb/Cr[1]B(3)
PA-0R/Cr[0]Cb/Cr[0]B(2)
PB-6B/Cb[1]未使用C(3)
PB-5B/Cb[0]未使用C(2)
PB-4G/Y[5]Y[5]A(7)
PB-3G/Y[4]Y[4]A(6)
PB-2G/Y[3]Y[3]A(5)
PB-1G/Y[2]Y[2]A(4)
PB-0G/Y[1]Y[1]A(3)
PC-6Data EnData EnData En
PC-5VSYNCVSYNCVSYNC
PC-4HSYNCHSYNCHSYNC
PC-3B/Cb[5]未使用C(7)
PC-2B/Cb[4]未使用C(6)
PC-1B/Cb[3]未使用C(5)
PC-0B/Cb[2]未使用C(4)
PD-63D_L/R_Ref 或场3D_L/R_Ref 或场3D_Ref 或场
PD-5B/Cb[7]未使用C(9)
PD-4B/Cb[6]未使用C(8)
PD-3G/Y[7]Y[7]A(9)
PD-2G/Y[6]Y[6]A(8)
PD-1R/Cr[7]Cb/Cr[7]B(9)
PD-0R/Cr[6]Cb/Cr[6]B(8)
PE-6未使用未使用未使用
PE-5未使用未使用未使用
PE-4未使用未使用未使用
PE-3未使用未使用未使用
PE-2未使用未使用未使用
PE-1未使用未使用未使用
PE-0未使用未使用未使用
(1) 为了支持 24 位数据，映射器会将每个 8 位颜色上移 2 位，并将输出位 A[1]、A[0]、B[1]、B[0]、C[1] 和 C[0] 强制设为值“0”。
(2) 输入数据位被定义为 bit[7] 为最高有效位，bit[0] 为最低有效位。
表 7-14 FPD-Link 数据映射到物理接口（24 位模式 1）(1)
位映射 - 24 位模式 1(1)(2)
（每像素 24 位）
映射器输入RGB/YCbCr 4:4:4YCbCr 4:2:2映射器输出
PA-6G/Y[2]Y[2]A(4)
PA-5R/Cr[7]Cb/Cr[7]B(9)
PA-4R/Cr[6]Cb/Cr[6]B(8)
PA-3R/Cr(5]Cb/Cr[5]B(7)
PA-2R/Cr[4]Cb/Cr[4]B(6)
PA-1R/Cr[3]Cb/Cr[3]B(5)
PA-0R/Cr[2]Cb/Cr[2]B(4)
PB-6B/Cb[3]未使用C(5)
PB-5B/Cb[2]未使用C(4)
PB-4G/Y[7]Y[7]A(9)
PB-3G/Y[6]Y[6]A(8)
PB-2G/Y[5]Y[5]A(7)
PB-1G/Y[4]Y[4]A(6)
PB-0G/Y[3]Y[3]A(5)
PC-6Data EnData EnData En
PC-5VSYNCVSYNCVSYNC
PC-4HSYNCHSYNCHSYNC
PC-3B/Cb[7]未使用C(9)
PC-2B/Cb[6]未使用C(8)
PC-1B/Cb[5]未使用C(7)
PC-0B/Cb[4]未使用C(6)
PD-63D_L/R_Ref 或场3D_L/R_Ref 或场3D_Ref 或场
PD-5B/Cb[1]未使用C(3)
PD-4B/Cb[0]未使用C(2)
PD-3G/Y[1]Y[1]A(3)
PD-2G/Y[0]Y[0]A(2)
PD-1R/Cr[1]Cb/Cr[1]B(3)
PD-0R/Cr[0]Cb/Cr[0]B(2)
PE-6未使用未使用未使用
PE-5未使用未使用未使用
PE-4未使用未使用未使用
PE-3未使用未使用未使用
PE-2未使用未使用未使用
PE-1未使用未使用未使用
PE-0未使用未使用未使用
(1) 为了支持 24 位数据，映射器会将每个 8 位颜色上移 2 位，并将输出位 A[1]、A[0]、B[1]、B[0]、C[1] 和 C[0] 强制设为值“0”。
(2) 输入数据位被定义为 bit[7] 为最高有效位，bit[0] 为最低有效位。