ZHCSXO1B December   2024  – September 2026 LMX2624-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 计时示意图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  基准振荡器输入
      2. 6.3.2  基准路径
        1. 6.3.2.1 OSCin 倍频器 (OSC_2X)
        2. 6.3.2.2 R 预分频器 (PLL_R_PRE)
        3. 6.3.2.3 R 后分频器 (PLL_R)
      3. 6.3.3  状态机时钟
      4. 6.3.4  PLL 相位检测器和电荷泵
      5. 6.3.5  N 分频器和分数分频电路
      6. 6.3.6  MUXout 引脚
        1. 6.3.6.1 用于回读的串行数据输出
        2. 6.3.6.2 锁定检测指示器设置为“VCOcal”或“VTUNE 和 VCOcal”类型
      7. 6.3.7  VCO（压控振荡器）
        1. 6.3.7.1 VCO 校准
        2. 6.3.7.2 确定 VCO 增益
        3. 6.3.7.3 双缓冲（影子寄存器）
        4. 6.3.7.4 看门狗特性
        5. 6.3.7.5 RECAL 特性
      8. 6.3.8  通道分频器
      9. 6.3.9  输出静音引脚和乒乓方法
      10. 6.3.10 输出频率倍频器
      11. 6.3.11 输出缓冲器
      12. 6.3.12 断电模式
      13. 6.3.13 相位同步
        1. 6.3.13.1 一般概念
        2. 6.3.13.2 SYNC 的应用类别
        3. 6.3.13.3 使用 SYNC 的过程
      14. 6.3.14 SYSREF
        1. 6.3.14.1 可编程字段
        2. 6.3.14.2 示例
        3. 6.3.14.3 SYSREF 过程
      15. 6.3.15 引脚模式整数频率生成
        1. 6.3.15.1 使用 GPIO 的 4 电平引脚
        2. 6.3.15.2 引脚模式示例
      16. 6.3.16 器件功能模式
    4. 6.4 处理未使用的引脚
    5. 6.5 编程
      1. 6.5.1 建议的初始上电序列
      2. 6.5.2 更改频率的建议顺序
      3. 6.5.3 寄存器映射
        1. 6.5.3.1 器件寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 OSCin 配置
      2. 7.1.2 OSCin 压摆率
      3. 7.1.3 射频输出缓冲器功率控制
      4. 7.1.4 RF 输出缓冲器
      5. 7.1.5 互补侧的射频输出处理
        1. 7.1.5.1 未使用输出的单端端接
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
      3. 7.4.3 PCB 布局上的封装示例
      4. 7.4.4 辐射环境
        1. 7.4.4.1 电离总剂量
        2. 7.4.4.2 单粒子效应
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.3.14 SYSREF

LMX2624-SP 可以生成一个与 fOUT 同步的 SYSREF 输出信号，并具有可编程延迟。该输出可以是单个脉冲、一系列脉冲或连续的脉冲流。要使用 SYSREF 功能，首先必须将 PLL 置于 SYNC 模式且 VCO_PHASE_SYNC = 1。

LMX2624-SP SYSREF 方框图图 6-7 SYSREF 方框图

如图 6-7 所示，SYSREF 特性使用 IncludedDivide 和 SYSREF_DIV_PRE 分频器来生成 fINTERPOLATOR。该频率用于对 SysRefReq 引脚的上升沿和下降沿重新计时。在 SYSREF 生成模式下，fINTERPOLATOR 会进一步除以 2×SYSREF_DIV 以生成有限系列脉冲或连续脉冲流。

表 6-13 SYSREF 规格
参数最小值典型值最大值单位
fVCO750015000MHz
fINTERPOLATOR0.81.5GHz
IncludedDivide4 或 6
SYSREF_DIV_PRE1、2 或 4
SYSREF_DIV÷ 4、6、8、...、4098
fINTERPOLATORfINTERPOLATOR = fVCO/(IncludedDivide × SYSREF_DIV_PRE)
fSYSREFfSYSREF = fINTERPOLATOR / (2 × SYSREF_DIV)
脉冲模式的脉冲 (SYSREF_PULSE_CNT)115不适用

可以使用 JESD_DAC1、JESD_DAC2、JESD_DAC3 和 JESD_DAC4 字段对延时进行编程。通过将这些字段连接成一个更大的字，称为“SYSREFPHASESHIFT”，可以求出相对延时。这些字的总和必须始终为 63。总共有 252 个有用的可编程步骤。每个步进的延迟时间等于：

SYSREF delay time = [(IncludedDivide × SYSREF_DIV_PRE) × 2] / 252 / fVCO

表 6-14 SysRef 延迟
SYSREFPHASESHIFT延迟JESD_DAC1JESD_DAC2JESD_DAC3JESD_DAC4
0最小值362700
1 35 28 0 0
.........00
35 1 62 0 0
3606300
3706210
...0......0
98 0 1 62 0
9900630
10000621
...00......
16100162
16200063
16310062
... ... 0 0 ...
224 62 0 0 1
22563000
22662100
... ... ... 0 0
251 最大值 37 26 0 0