ZHCSXO1A December   2024  – July 2026 LMX2624-SP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 计时示意图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  基准振荡器输入
      2. 6.3.2  基准路径
        1. 6.3.2.1 OSCin 倍频器 (OSC_2X)
        2. 6.3.2.2 R 预分频器 (PLL_R_PRE)
        3. 6.3.2.3 R 后分频器 (PLL_R)
      3. 6.3.3  状态机时钟
      4. 6.3.4  PLL 相位检测器和电荷泵
      5. 6.3.5  N 分频器和分数分频电路
      6. 6.3.6  MUXout 引脚
        1. 6.3.6.1 用于回读的串行数据输出
        2. 6.3.6.2 锁定检测指示器设置为“VCOcal”或“VTUNE 和 VCOcal”类型
      7. 6.3.7  VCO（压控振荡器）
        1. 6.3.7.1 VCO 校准
        2. 6.3.7.2 确定 VCO 增益
        3. 6.3.7.3 双缓冲（影子寄存器）
        4. 6.3.7.4 看门狗特性
        5. 6.3.7.5 RECAL 特性
      8. 6.3.8  通道分频器
      9. 6.3.9  输出静音引脚和乒乓方法
      10. 6.3.10 输出频率倍频器
      11. 6.3.11 输出缓冲器
      12. 6.3.12 断电模式
      13. 6.3.13 相位同步
        1. 6.3.13.1 一般概念
        2. 6.3.13.2 SYNC 的应用类别
        3. 6.3.13.3 使用 SYNC 的过程
      14. 6.3.14 SYSREF
        1. 6.3.14.1 可编程字段
        2. 6.3.14.2 示例
        3. 6.3.14.3 SYSREF 过程
      15. 6.3.15 引脚模式整数频率生成
        1. 6.3.15.1 使用 GPIO 的 4 电平引脚
        2. 6.3.15.2 引脚模式示例
      16. 6.3.16 器件功能模式
    4. 6.4 处理未使用的引脚
    5. 6.5 编程
      1. 6.5.1 建议的初始上电序列
      2. 6.5.2 更改频率的建议顺序
      3. 6.5.3 寄存器映射
        1. 6.5.3.1 器件寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 OSCin 配置
      2. 7.1.2 OSCin 压摆率
      3. 7.1.3 射频输出缓冲器功率控制
      4. 7.1.4 RF 输出缓冲器
      5. 7.1.5 互补侧的射频输出处理
        1. 7.1.5.1 未使用输出的单端端接
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
      3. 7.4.3 PCB 布局上的封装示例
      4. 7.4.4 辐射环境
        1. 7.4.4.1 电离总剂量
        2. 7.4.4.2 单粒子效应
  9. 8 器件和文档支持
    1. 8.1 器件支持
      1. 8.1.1 开发支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
    1. 10.1 工程样片
    2. 10.2 封装选项附录
    3. 10.3 卷带包装信息

6.3.5 N 分频器和分数分频电路

N 分频器包括分数补偿，可以实现从 1 到 (232 – 1) 的任何分母。N 的整数部分是 N 分频器值的整数部分，而分数部分 NFRAC = NUM/DEN 是剩余的分数部分。通常，总 N 分频器值由 PLL_N + PLL_NUM / PLL_DEN 来确定。在 SPI 模式下，PLL_N、PLL_NUM 和 PLL_DEN 可通过软件编程。引脚模式选项具有整数频率生成功能，有关更多详细信息，请参阅引脚模式部分中的引脚模式说明详细信息。

分母越大，输出的分辨率阶跃越精细。例如，即使使用 fPD = 200MHz，输出也可以按 200MHz / (232 – 1) = 0.047Hz 的阶跃递增。方程式 2 显示了相位检测器和 VCO 频率之间的关系。请注意，在 SYNC 模式下，有一个 IncludedDivide 分频器，该分频器未显示在方程式 2 中。

方程式 2. f V C O = f p d × IncludedDivide × N + N U M D E N

控制该分数分频的 Σ-Δ 调制器也可在整数模式和三阶模式之间切换。为了使分数杂散保持一致，每当对 R0 寄存器进行编程时，调制器都会复位。

N 分频器具有基于调制器阶数和 VCO 频率的最小值限制。此外，必须根据表 6-2 对 PFD_DLY 位进行编程。在 SYNC 模式下，IncludedDivide 可以大于 1，否则 IncludedDivide 为 1。

表 6-2 最小 N 分频器限制
MASH_ORDERfVCO / IncludedDivide (MHz)最小 NPFD_DLY
0≤ 12500291
> 12500332
1≤ 10000301
10000 - 12500342
>12500383
2≤ 4000311
7500 - 10000332
>10000373
3≤ 4000331
7500 - 10000413
>10000454